第0章 緒論
  0.1 數(shù)字信號與數(shù)字電路
    0.1.1 數(shù)字信號的特點
    0.1.2 數(shù)字信號的優(yōu)點
  0.2 數(shù)字系統(tǒng)的實現(xiàn)方法
    0.2.1 全硬件實現(xiàn)
    0.2.2 程序+存儲器的實現(xiàn)方法
  0.3 計算機的基本結(jié)構(gòu)與運行方式
    0.3.1 計算機的基本結(jié)構(gòu)
    0.3.2 計算機的運行方式
  *0.4 數(shù)字系統(tǒng)設(shè)計實例
  0.5 本書的主要內(nèi)容與學(xué)習(xí)方法
  總結(jié)
  習(xí)題
第1章 數(shù)字系統(tǒng)中的數(shù)制和碼制
  1.1 數(shù)字系統(tǒng)中的數(shù)制
    1.1.1 十進(jìn)制
    1.1.2 R進(jìn)制
    1.1.3 二進(jìn)制
    1.1.4 二進(jìn)制的優(yōu)點
    1.1.5 數(shù)制間的轉(zhuǎn)換
    1.1.6 八進(jìn)制與十六進(jìn)制
  1.2 數(shù)字系統(tǒng)中數(shù)的表示方法與格式
    1.2.1 碼的概念（二進(jìn)制碼與循環(huán)碼）
    1.2.2 實數(shù)在數(shù)字系統(tǒng)中的表示方法
    *1.2.3 定點數(shù)與浮點數(shù)
    1.2.4 十進(jìn)制數(shù)的表示方法
  *1.3 非數(shù)值數(shù)據(jù)在數(shù)字系統(tǒng)中的表示方法
  總結(jié)
  習(xí)題
第2章 邏輯函數(shù)與門網(wǎng)絡(luò)
  2.1 邏輯代數(shù)的基本知識
    2.1.1 逐輯代數(shù)的基本運算
    2.1.2 邏輯代數(shù)的基本定律
    2.1.3 邏輯代數(shù)的基本規(guī)則
    2.1.4 邏輯代數(shù)的常用公式
    2.1.5 邏輯運算的完備集
  2.2 邏輯函數(shù)及其描述方法
    2.2.1 邏輯表達(dá)式
    2.2.2 邏輯圖
    2.2.3 真值表
    2.2.4 卡諾圖
    2.2.5 標(biāo)準(zhǔn)表達(dá)式
    *2.2.6 最大項和標(biāo)準(zhǔn)或一與表達(dá)式
    2.2.7 非完全定義邏輯函數(shù)的描述
  2.3 門電路的基本知識
    2.3.1 正邏輯與負(fù)邏輯
    2.3.2 非門的電路模型
    2.3.3 其他門電路
    2.3.4 門電路的主要技術(shù)要求
    2.3.5 互補輸出結(jié)構(gòu)與開路門、三態(tài)門
    2.3.6 數(shù)字信號的傳送與傳輸門（TG）
    2.3.7 集成門電路的外部封裝
  2.4 邏輯函數(shù)的簡化
    2.4.1 邏輯簡化的意義與標(biāo)準(zhǔn)
    2.4.2 公式法簡化
    2.4.3 卡諾圖法簡化
    *2.4.4 計算機輔助邏輯簡化
  2.5 組合邏輯電路
    2.5.1 組合邏輯電路的定義與特點
    2.5.2 組合邏輯電路的分析
    2.5.3 用混合邏輯電路圖的方法描述組合邏輯電路
    2.5.4 組合邏輯電路的語言描述
    2.5.5 幾種常用的組合邏輯模塊
  2.6 組合邏輯電路的設(shè)計
    2.6.1 根據(jù)真值表設(shè)計
    2.6.2 使用模塊根據(jù)算法設(shè)計
    2.6.3 用存儲器與可編程邏輯器件實現(xiàn)組合邏輯電路
  2.7 電子設(shè)計自動化與邏輯模擬
    *2.7.1 電子設(shè)計自動化（EDA）概述
    2.7.2 邏輯模擬
  2.8 組合邏輯電路的競爭與險象
    2.8.1 產(chǎn)生險象的原因
    2.8.2 消除險象的方法
  *2.9 組合邏輯電路設(shè)計實例
  總結(jié)
  習(xí)題
第3章 時序邏輯電路
  3.1 觸發(fā)器的原理與應(yīng)用
    3.1.1 基本SR觸發(fā)器
    3.1.2 鎖存器
    3.1.3 觸發(fā)器的無競態(tài)觸發(fā)方式
    3.1.4 帶直接清除端的觸發(fā)器
    3.1.5 觸發(fā)器的應(yīng)用
  3.2 時序邏輯電路的基本結(jié)構(gòu)與描述方法
    3.2.1 時序邏輯電路的基本結(jié)構(gòu)與行為特征
    3.2.2 時序邏輯電路的描述方法
  3.3 時序邏輯電路的分析方法
    3.3.1 傳統(tǒng)的時序邏輯電路分析方法
    3.3.2 以集成計數(shù)器為核心的時序邏輯電路的分析方法
    3.3.3 以集成移位寄存器為核心的時序邏輯電路的分析方法
    3.3.4 以集成寄存器（鎖存器）為核心的時序邏輯電路分析
    3.3.5 異步時序邏輯電路的分析
    3.3.6 時序邏輯電路的延時分析
  3.4 時序邏輯電路的設(shè)計方法
    3.4.1 傳統(tǒng)的時序邏輯電路設(shè)計方法
    3.4.2 采用MSI時序邏輯功能模塊設(shè)計
    3.4.3 時序邏輯電路的其他設(shè)計方法
  *3.5 時序邏輯電路設(shè)計實例
  總結(jié)
  習(xí)題
第4章 可編程邏輯器件
  4.1 專用集成電路
    4.1.1 掩模設(shè)計
    4.1.2 編程設(shè)計
  4.2 可編程邏輯器件的電路結(jié)構(gòu)
    4.2.1 簡單可編程邏輯器件（SPLD）
    4.2.2 復(fù)雜可編程邏輯器件（CPLD）
    4.2.3 現(xiàn)場可編程門陣列（FPGA）
    4.2.4 CPLD與FPGA的性能比較
  4.3 可編程邏輯器件的使用
    4.3.1 PLD的設(shè)計流程
    4.3.2 開發(fā)軟件使用方法
  4.4 VHDL語言
    4.4.1 概述
    4.4.2 程序包
    4.4.3 實體
    4.4.4 結(jié)構(gòu)體
  *4.5 可編程片上系統(tǒng)（SoPC）
    ……
第5章 算術(shù)邏輯運算電路
第6章 存儲器
第7章 終端、總線和接口
第8章 數(shù)字系統(tǒng)與控制器設(shè)計
第9章 數(shù)字集成邏輯電路及其應(yīng)用
附錄一
附錄二
附錄三
參考文獻(xiàn)