**篇 基礎(chǔ)篇（1）
第1章 數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)（3）
1.1 數(shù)字系統(tǒng)概念（3）
1.2 電子設(shè)計(jì)發(fā)展歷史（4）
1.3 EDA技術(shù)介紹（5）
1.3.1 基本特征（5）
1.3.2 主要內(nèi)容（6）
1.3.3 EDA設(shè)計(jì)流程（8）
1.4 IP核（9）
1.4.1 軟IP（9）
1.4.2 固IP（9）
1.4.3 硬IP（9）
1.5 EDA應(yīng)用與發(fā)展趨勢(shì)（9）
第2章 VHDL語(yǔ)言基礎(chǔ)（11）
2.1 硬件描述語(yǔ)言的特點(diǎn)（11）
2.2 VHDL程序基本結(jié)構(gòu)（11）
2.3 VHDL程序主要構(gòu)件（13）
2.3.1 庫(kù)（13）
2.3.2 實(shí)體（14）
2.3.3 結(jié)構(gòu)體（15）
2.4 VHDL數(shù)據(jù)對(duì)象（16）
2.4.1 常量（16）
2.4.2 變量（17）
2.4.3 信號(hào)（17）
2.4.4 信號(hào)與變量的比較（18）
2.5 VHDL數(shù)據(jù)類(lèi)型（19）
2.5.1 標(biāo)準(zhǔn)數(shù)據(jù)類(lèi)型（19）
2.5.2 用戶(hù)自定義數(shù)據(jù)類(lèi)型（20）
2.5.3 數(shù)據(jù)類(lèi)型轉(zhuǎn)換（21）
2.6 運(yùn)算符（21）
2.6.1 算術(shù)運(yùn)算符（21）
2.6.2 邏輯運(yùn)算符（22）
2.6.3 關(guān)系運(yùn)算符（22）
2.6.4 其他運(yùn)算符（22）
2.6.5 運(yùn)算優(yōu)先級(jí)（22）
2.7 VHDL基本語(yǔ)句（23）
2.7.1 并行語(yǔ)句（23）
2.7.2 順序語(yǔ)句（30）
2.7.3 屬性描述語(yǔ)句（35）
2.8 測(cè)試基準(zhǔn)（41）
2.9 VHDL程序的其他構(gòu)件（41）
2.9.1 塊（41）
2.9.2 函數(shù)（43）
2.9.3 過(guò)程（44）
2.9.4 程序包（45）
2.10 結(jié)構(gòu)體的描述方法（47）
第3章 組合邏輯電路建模（49）
3.1 組合邏輯電路的特點(diǎn)與組成（49）
3.2 基本邏輯門(mén)電路的設(shè)計(jì)（49）
3.3 譯碼器（51）
3.4 編碼器（52）
3.5 加法器的設(shè)計(jì)（53）
3.5.1 半加器與全加器（53）
3.5.2 四位串行進(jìn)位加法器（55）
3.5.3 并行進(jìn)位加法器（56）
3.6 其他組合邏輯模塊（58）
3.6.1 選擇器（58）
3.6.2 求補(bǔ)器（60）
3.6.3 三態(tài)門(mén)（61）
3.6.4 緩沖器（61）
3.6.5 比較器（63）
3.6.6 只讀存儲(chǔ)器（64）
3.6.7 隨機(jī)存儲(chǔ)器（65）
第4章 基本時(shí)序邏輯電路建模（67）
4.1 鎖存器（67）
4.1.1 RS鎖存器（67）
4.1.2 D鎖存器（69）
4.2 觸發(fā)器（70）
4.2.1 D觸發(fā)器（70）
4.2.2 帶有 輸出的D觸發(fā)器（72）
4.2.3 JK觸發(fā)器（75）
4.2.4 T觸發(fā)器（77）
4.3 多位寄存器（78）
4.4 串進(jìn)并出型移位寄存器（79）
4.5 計(jì)數(shù)器（80）
4.6 無(wú)符號(hào)數(shù)乘法器（83）

第5章 同步時(shí)序電路設(shè)計(jì)（86）
5.1 時(shí)序電路的特點(diǎn)與組成（86）
5.2 設(shè)計(jì)實(shí)例——3位計(jì)數(shù)器（88）
5.3 時(shí)序電路描述方法（89）
5.3.1 ASM圖的組成（90）
5.3.2 自動(dòng)售郵票機(jī)（92）
5.3.3 狀態(tài)分配與編碼（92）
5.3.4 狀態(tài)*少化（94）
5.4 ASM圖的硬件實(shí)現(xiàn)（95）
5.4.1 計(jì)數(shù)器法（95）
5.4.2 多路選擇器（96）
5.4.3 定序法（98）
5.4.4 微程序法（99）
5.5 有限狀態(tài)機(jī)的VHDL實(shí)現(xiàn)（100）
5.5.1 符號(hào)化狀態(tài)機(jī)（101）
5.5.2 單進(jìn)程狀態(tài)機(jī)（104）
5.5.3 雙進(jìn)程狀態(tài)機(jī)（107）
5.5.4 三進(jìn)程狀態(tài)機(jī)（110）
5.6 設(shè)計(jì)實(shí)例1——序列檢測(cè)器（113）
5.7 設(shè)計(jì)實(shí)例2——A/D采樣控制器（115）
第6章 開(kāi)發(fā)平臺(tái)與Quartus II設(shè)計(jì)流程（119）
6.1 SCUT-EDA開(kāi)發(fā)平臺(tái)（119）
6.2 Quartus II軟件設(shè)計(jì)流程（120）
6.2.1 基于Quartus II的數(shù)字系統(tǒng)設(shè)計(jì)流程（120）
6.2.2 Quartus II軟件使用介紹（121）
第二篇 進(jìn)階篇（139）
第7章 仿真（141）
7.1 仿真（模擬）概述（141）
7.1.1 仿真簡(jiǎn)介（141）
7.1.2 仿真的級(jí)別（141）
7.2 仿真系統(tǒng)的構(gòu)成（142）
7.3 邏輯仿真模型（142）
7.3.1 電路模型（142）
7.3.2 元件模型（143）
7.3.3 信號(hào)模型（143）
7.3.4 延遲模型（145）
7.4 邏輯仿真過(guò)程（146）
7.5 簡(jiǎn)單Testbench設(shè)計(jì)（147）
7.5.1 VHDL仿真概述（147）
7.5.2 Testbench程序基本結(jié)構(gòu)（148）
7.5.3 激勵(lì)信號(hào)的產(chǎn)生（148）
7.5.4 Testbench設(shè)計(jì)實(shí)例（156）
7.6 高級(jí)Testbench介紹（161）
7.6.1 高級(jí)Testbench概述（161）
7.6.2 文件I/O的讀寫(xiě)（162）
7.6.3 VCD數(shù)據(jù)庫(kù)文件（166）
7.6.4 斷言語(yǔ)句（167）
7.7 Modelsim軟件的使用（171）
7.7.1 Modelsim軟件簡(jiǎn)介（171）
7.7.2 從Quartus II調(diào)用Modelsim軟件進(jìn)行仿真（171）
第8章 綜合與優(yōu)化（184）
8.1 綜合概述（184）
8.1.1 綜合的層次（184）
8.1.2 高層次綜合（184）
8.1.3 邏輯綜合（186）
8.1.4 可編程器件綜合（190）
8.2 VHDL的可綜合性（191）
8.2.1 VHDL可綜合類(lèi)型（192）
8.2.2 VHDL對(duì)象可綜合性（193）
8.2.3 運(yùn)算符（196）
8.2.4 語(yǔ)句（198）
8.3 設(shè)計(jì)優(yōu)化問(wèn)題的處理（204）
8.3.1 寄存器的引入方法（204）
8.3.2 避免引入不必要的寄存器（212）
第9章 數(shù)字系統(tǒng)設(shè)計(jì)方法（218）
9.1 數(shù)字系統(tǒng)自頂向下的設(shè)計(jì)層次（218）
9.1.1 數(shù)字系統(tǒng)層次化結(jié)構(gòu)（218）
9.1.2 自頂向下設(shè)計(jì)方法（219）
9.2 數(shù)字系統(tǒng)的一般劃分結(jié)構(gòu)（219）
9.3 模塊劃分技術(shù)（220）
9.4 迭代技術(shù)（226）
9.4.1 空間迭代（227）
9.4.2 時(shí)間迭代（228）
9.4.3 二維迭代（228）
第三篇 實(shí)踐篇（233）
第10章 綜合實(shí)例（235）
10.1 出租車(chē)計(jì)費(fèi)實(shí)驗(yàn)（235）
10.1.1 設(shè)計(jì)要求（235）
10.1.2 設(shè)計(jì)分析與設(shè)計(jì)思路（235）
10.1.3 系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)（237）
10.1.4 波形仿真與分析（243）
10.1.5 思考題（245）
10.2 矩陣乘法（245）
10.2.1 設(shè)計(jì)要求（245）
10.2.2 設(shè)計(jì)分析與設(shè)計(jì)思路（246）
10.2.3 系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)（248）
10.2.4 波形仿真與分析（252）
參考文獻(xiàn)（254）