目錄
第1章概述1
1.1ASIC設(shè)計(jì)2
1.2ASIC的類型3
1.3抽象層次5
1.4設(shè)計(jì)實(shí)例8
1.5應(yīng)該知道的內(nèi)容9
1.6研制過程中的一些重要術(shù)語(yǔ)11
1.7總結(jié)11
第2章ASIC設(shè)計(jì)流程.13
2.1ASIC設(shè)計(jì)流程 14
2.2FPGA設(shè)計(jì)流程 21
2.3思考實(shí)例 22
2.4挑戰(zhàn) .23
2.5總結(jié) .24
第3章設(shè)計(jì)基礎(chǔ) 25
3.1組合邏輯設(shè)計(jì) 26
3.2邏輯結(jié)構(gòu)理解和使用 27
3.3算術(shù)資源和面積 27
3.4數(shù)碼轉(zhuǎn)換器29
3.5選擇器32
3.6級(jí)聯(lián)選擇器34
3.7解碼器36
3.8.編碼器38
3.9優(yōu)先級(jí)編碼器39
3.10ASIC設(shè)計(jì)方法41
3.11練習(xí)41
3.12總結(jié)42
第4章時(shí)序設(shè)計(jì) 43
4.1時(shí)序設(shè)計(jì)基本元件44
4.2阻塞和非阻塞賦值44
4.3基于鎖存器的設(shè)計(jì)48
4.4基于觸發(fā)器的設(shè)計(jì)50
4.5復(fù)位方法 52
4.6分頻器 .55
4.7同步設(shè)計(jì) 58
4.8異步設(shè)計(jì) 59
4.9復(fù)雜設(shè)計(jì)的RTL設(shè)計(jì)和驗(yàn)證 59
4.10練習(xí)60
4.11總結(jié)61
第5章重要的設(shè)計(jì)考慮因素 63
5.1時(shí)序參數(shù)64
5.2亞穩(wěn)態(tài)65
5.3時(shí)鐘偏差65
5.4裕量69
5.5時(shí)鐘延遲 69
5.6設(shè)計(jì)面積 70
5.7速度要求 70
5.8功耗要求 71
5.9什么是設(shè)計(jì)約束？72
5.10練習(xí)72
5.11總結(jié)73
第6章ASIC設(shè)計(jì)中重要的設(shè)計(jì)考慮因素75
6.1同步設(shè)計(jì)中的考慮76
6.2正時(shí)鐘偏差對(duì)速度的影響77
6.3負(fù)時(shí)鐘偏差對(duì)速度的影響78
6.4時(shí)鐘和時(shí)鐘的網(wǎng)絡(luò)延遲79
6.5設(shè)計(jì)中的時(shí)序路徑80
6.6頻率的計(jì)算81
6.7片上變化83
6.8練習(xí)83
6.9總結(jié)84
第7章多時(shí)鐘域設(shè)計(jì)85
7.1多時(shí)鐘域系統(tǒng)設(shè)計(jì)的基本策略86
7.2多時(shí)鐘域設(shè)計(jì)的問題 86
7.3架構(gòu)設(shè)計(jì)策略88
7.4控制信號(hào)路徑和同步 90
7.5多比特?cái)?shù)據(jù)傳輸?shù)奶魬?zhàn)94
7.6數(shù)據(jù)路徑同步器95
7.7總結(jié)98
第8章低功耗的設(shè)計(jì)考慮因素99
8.1低功耗設(shè)計(jì)介紹100
8.2功耗的來源101
8.3RTL設(shè)計(jì)階段的功耗優(yōu)化103
8.4降低動(dòng)態(tài)功耗和靜態(tài)功耗的技巧107
8.5低功耗設(shè)計(jì)架構(gòu)和UPF109
8.6總結(jié)112
第9章架構(gòu)和微架構(gòu)設(shè)計(jì)113
9.1架構(gòu)設(shè)計(jì)114
9.2微架構(gòu)設(shè)計(jì)116
9.3在不同設(shè)計(jì)階段使用文檔116
9.4設(shè)計(jì)分區(qū)117
9.5多時(shí)鐘域及時(shí)鐘分組117
9.6架構(gòu)調(diào)整和性能改進(jìn)118
9.7處理器中微架構(gòu)的調(diào)整策略118
9.8總結(jié)122
第10章設(shè)計(jì)約束和SDC命令123
10.1重要的設(shè)計(jì)概念125
10.2如何描述約束條件126
10.3設(shè)計(jì)挑戰(zhàn)128
10.4綜合過程中使用的重要SDC命令128
10.5約束驗(yàn)證132
10.6用于DRC、功耗和優(yōu)化的命令133
10.7總結(jié)133
第11章通過RTL的微調(diào)實(shí)現(xiàn)設(shè)計(jì)的綜合與優(yōu)化135
11.1ASIC綜合136
11.2綜合指南137
11.3FSM設(shè)計(jì)與綜合138
11.4復(fù)雜FSM控制器的策略139
11.5RTL調(diào)整如何在綜合過程中發(fā)揮作用140
11.6使用RTL調(diào)整的綜合優(yōu)化技術(shù)144
11.7FPGA綜合151
11.8總結(jié)152
第12.章綜合和優(yōu)化技巧153
12.1.介紹154
12.2使用DC進(jìn)行綜合155
12.3綜合與優(yōu)化流程156
12.4面積優(yōu)化技術(shù)159
12.5設(shè)計(jì)分區(qū)和結(jié)構(gòu)化161
12.6編譯策略163
12.7總結(jié)164
第13章設(shè)計(jì)優(yōu)化和場(chǎng)景165
13.1設(shè)計(jì)規(guī)則約束166
13.2時(shí)鐘的定義和延遲167
13.3有用的綜合和優(yōu)化的命令169
13.4時(shí)序優(yōu)化和性能改進(jìn)172
13.5FSM優(yōu)化 177
13.6解決保持時(shí)間違例 178
13.7報(bào)告命令 178
13.8多周期路徑 181
13.9總結(jié) 182
第14章可測(cè)試性設(shè)計(jì) 183
14.1為什么需要DFT？ 184
14.2測(cè)試設(shè)計(jì)中的故障 184
14.3測(cè)試185
14.4DFT過程中使用的策略 185
14.5掃描方法 187
14.6掃描鏈的插入 189
14.7DFT期間的挑戰(zhàn) 189
14.8DFT流程和相關(guān)的命令 190
14.9避免DRC違例的掃描鏈插入規(guī)則 191
14.10總結(jié) 192
第15章時(shí)序分析193
15.1概述194
15.2時(shí)序路徑194
15.3指定時(shí)序目標(biāo)196
15.4時(shí)序報(bào)告197
15.5解決時(shí)序違例的策略199
15.6總結(jié)204
第16章物理設(shè)計(jì)205
16.1物理設(shè)計(jì)流程206
16.2基礎(chǔ)及重要術(shù)語(yǔ)207
16.3布局和電源規(guī)劃208
16.4電源規(guī)劃209
16.5時(shí)鐘樹綜合210
16.6單元放置和布線212
16.7布線213
16.8反.標(biāo)215
16.9STA和版圖數(shù)據(jù)的簽收215
16.10總結(jié)215
第17章案例：處理器的ASIC實(shí)現(xiàn)217
17.1功能理解218
17.2架構(gòu)設(shè)計(jì)中的策略219
17.3微架構(gòu)的策略221
17.4RTL設(shè)計(jì)與驗(yàn)證中的策略223
17.5綜合過程中使用的示例腳本224
17.6綜合問題和修復(fù)224
17.7預(yù)布局的STA問題225
17.8物理設(shè)計(jì)問題227
17.9總結(jié)227
第18章可編程的ASIC技術(shù)229
18.1可編程ASIC230
18.2設(shè)計(jì)流程231
18.3現(xiàn)代FPGA結(jié)構(gòu)與元件 .232
18.4RTL設(shè)計(jì)和驗(yàn)證 .235
18.5.FPGA綜合238
18.6FPGA的物理設(shè)計(jì)241
18.7總結(jié)244
第19章原型設(shè)計(jì)245
19.1FPGA原型246
19.2原型設(shè)計(jì)中的綜合策略247
19.3FPGA綜合過程中的約束249
19.4重要的考慮和調(diào)整251
19.5用于FPGA綜合的IOPAD252
19.6原型設(shè)計(jì)工具253
19.7總結(jié)254
第20章案例：IP設(shè)計(jì)與開發(fā) 255
20.1IP設(shè)計(jì)與開發(fā) 256
20.2選擇IP時(shí)需要考慮的問題 .256
20.3IP設(shè)計(jì)中有用的策略 257
20.4基于多個(gè)FPGA的原型設(shè)計(jì) 259
20.5H.264編碼器IP設(shè)計(jì)與開發(fā) 261
20.6ULSI和ASIC設(shè)計(jì)264
20.7總結(jié)265
附錄267附錄A268
附錄B.270