關(guān)于我們
書單推薦
新書推薦

芯片設(shè)計——CMOS模擬集成電路版圖設(shè)計與驗證:基于Cadence IC 6.1.7 第2版

芯片設(shè)計——CMOS模擬集成電路版圖設(shè)計與驗證:基于Cadence IC 6.1.7 第2版

定  價:149 元

叢書名:半導(dǎo)體與集成電路關(guān)鍵技術(shù)叢書微電子與集成電路先進(jìn)技術(shù)叢書

        

  • 作者:陳鋮穎陳黎明蔣見花王興華
  • 出版時間:2023/11/1
  • ISBN:9787111737803
  • 出 版 社:機械工業(yè)出版社
  • 中圖法分類:TN402 
  • 頁碼:
  • 紙張:膠版紙
  • 版次:
  • 開本:16開
9
7
7
8
3
7
7
1
8
1
0
1
3
本書聚焦CMOS模擬集成電路版圖設(shè)計領(lǐng)域,從版圖的基本概念、設(shè)計方法和EDA工具入手,循序漸進(jìn)介紹了CMOS模擬集成電路版圖規(guī)劃、布局、設(shè)計到流片的全流程;詳盡地介紹了目前主流使用的模擬集成電路版圖設(shè)計和驗證工具——Cadence IC 6.1.7與Siemens EDA Calibre Design Solutions (Calibre);同時展示了運算放大器、帶隙基準(zhǔn)源、低壓差線性穩(wěn)壓器、模-數(shù)轉(zhuǎn)換器等典型模擬集成電路版圖的設(shè)計實例,并結(jié)合實例對LVS驗證中的典型案例進(jìn)行了歸納和總結(jié);最后對集成電路設(shè)計使用的工藝設(shè)計工具包內(nèi)容,以及參數(shù)化單元建立方法進(jìn)行了討論。
本書通過結(jié)合基礎(chǔ)、工具和設(shè)計實踐,由淺入深,使讀者深刻了解CMOS模擬集成電路版圖設(shè)計和驗證的規(guī)則、流程和基本方法,對于進(jìn)行CMOS模擬集成電路學(xué)習(xí)的高年級本科生、研究生,以及從事集成電路版圖設(shè)計與驗證的工程師,都能提供有益的幫助。
 你還可能感興趣
 我要評論
您的姓名   驗證碼: 圖片看不清?點擊重新得到驗證碼
留言內(nèi)容