本書講解了 SystemVerilog 的基本語法和工作原理，同時結(jié)合了 UVM 驗證方法學(xué)中的驗證技術(shù)知識。講述的內(nèi)容主要包括：基本數(shù)據(jù)類型、接口、類、隨機化、約束、進程同步、功能覆蓋和 DPI 技術(shù)。書中使用了約 270 個完整實例，詳細說明了每個知識點在實際項目中的應(yīng)用。最后使用學(xué)過的驗證技術(shù)搭建一個基于SystemVerilog 的簡單驗證平臺。書中還介紹了 UVM 中的一些關(guān)鍵技術(shù)，主要包括：繼承和派生，拷貝函數(shù)、單例類、測試登記表、代理類和工廠機制。為接下來系統(tǒng)學(xué)習(xí) UVM 驗證方法學(xué)打下堅實的基礎(chǔ)。