機 械 工 業(yè) 出 版 社本書為“十三五”江蘇省高等學校重點教材，也是新形態(tài)教材。全書以數(shù)字電路功能模塊及HDL分析設計為教學主線，結(jié)合教育部電工電子基礎課程相關教學委員會提出的數(shù)字電子技術(shù)基礎教學內(nèi)容要求，以集成電路的綜合運用能力、工程實踐能力的培養(yǎng)和提高為目標，與時俱進地反映數(shù)字電路的電子設計自動化（EDA）技術(shù)。
全書共分9章，包括數(shù)字邏輯基礎、邏輯門電路、組合邏輯電路、觸發(fā)器、時序邏輯電路、脈沖波形的產(chǎn)生與整形、半導體存儲器和可編程邏輯器件、數(shù)/模（D/A）和模/數(shù)（A/D）轉(zhuǎn)換電路及數(shù)字系統(tǒng)設計等。
本書敘述清楚、重點突出、注重工程應用，可作為應用型本科院校電氣類、電子信息類、自動化類等專業(yè)的基礎課教材，也可供高等院�；蛴嘘P從事電子技術(shù)的工程技術(shù)人員參考。
緒論1
第1章數(shù)字邏輯基礎3
1.1數(shù)制3
1.1.1常用的進位制3
1.1.2不同數(shù)制間的轉(zhuǎn)換4
1.1.3二進制數(shù)的算術(shù)運算7
1.2碼制9
1.2.1二進制碼9
1.2.2二十進制（BCD）碼9
1.2.3字符、數(shù)字代碼11
1.3邏輯運算12
1.3.1基本邏輯運算12
1.3.2幾種常用的復合邏輯運算13
1.3.3邏輯運算公式16
1.3.4邏輯運算法則17
1.4邏輯函數(shù)及描述方法18
1.4.1邏輯函數(shù)的基本概念18
1.4.2表達式描述邏輯函數(shù)18
1.4.3真值表描述邏輯函數(shù)18
1.4.4邏輯圖描述邏輯函數(shù)19
1.4.5邏輯函數(shù)描述方法間的轉(zhuǎn)換19
1.5公式法化簡邏輯函數(shù)20
1.6卡諾圖法化簡邏輯函數(shù)21
1.6.1邏輯函數(shù)的最小項21
1.6.2邏輯函數(shù)的卡諾圖表示22
1.6.3卡諾圖化簡邏輯函數(shù)的規(guī)則和
步驟24
1.6.4含無關項的邏輯函數(shù)化簡26
1.7硬件描述語言（HDL）26
1.7.1VHDL簡介26
1.7.2VHDL結(jié)構(gòu)27
1.7.3VHDL文字規(guī)則30
1.7.4VHDL數(shù)據(jù)對象30
1.7.5VHDL操作符32
1.7.6VHDL常用語句34
本章小結(jié)38
習題38
第2章邏輯門電路41
2.1TTL集成門電路41
2.1.1晶體管的開關特性42
2.1.2TTL與非門電路的結(jié)構(gòu)與工作
原理43
2.1.3TTL與非門電路的主要外部特性及
參數(shù)44
2.1.4其他類型的TTL門電路50
2.1.5TTL集成邏輯門電路系列55
2.2其他類型的雙極型集成電路56
2.3CMOS集成門電路56
2.3.1MOS管的開關特性56
2.3.2CMOS反相器（非門）的結(jié)構(gòu)與
工作原理57
2.3.3CMOS反相器的主要外部特性及
參數(shù)57
2.3.4其他類型的CMOS門電路61
2.3.5CMOS邏輯門電路系列64
2.4邏輯門電路使用中的幾個實際問題65
2.4.1集成門電路使用注意事項65
2.4.2門電路之間的接口66
2.4.3門電路帶其他負載時的接口67
2.4.4抗干擾措施68
2.5正負邏輯問題69
2.6門級VHDL程序設計69
2.6.1非門的VHDL設計69
2.6.2與門的VHDL設計70
2.6.3異或門的VHDL設計71
2.6.4三態(tài)門的VHDL設計71
本章小結(jié)72
習題73
第3章組合邏輯電路76
3.1組合邏輯電路的基本概念76
3.2組合邏輯電路的分析77
3.3組合邏輯電路的設計78
3.4常用的組合邏輯器件81
3.4.1加法器及其應用81
3.4.2編碼器及其應用87
3.4.3譯碼器及其應用93
3.4.4數(shù)據(jù)選擇器及其應用102
3.4.5數(shù)值比較器及其應用109
目錄3.5組合邏輯電路中的競爭冒險113
3.5.1產(chǎn)生競爭、冒險的原因113
*3.5.2競爭冒險的判別方法114
3.5.3消去冒險的方法115
3.6常用組合邏輯器件的VHDL設計116
3.6.1加法器的VHDL設計116
3.6.2譯碼器的VHDL設計117
3.6.3數(shù)據(jù)選擇器的VHDL設計118
3.6.4數(shù)據(jù)比較器的VHDL設計119
本章小結(jié)120
實踐案例121
習題123
第4章觸發(fā)器128
4.1觸發(fā)器的基本概念128
4.1.1觸發(fā)器的基本性質(zhì)128
4.1.2觸發(fā)器的現(xiàn)態(tài)和次態(tài)128
4.1.3觸發(fā)器的分類129
4.2基本RS觸發(fā)器129
4.2.1電路結(jié)構(gòu)與工作原理129
4.2.2邏輯功能的描述130
4.3電平觸發(fā)的觸發(fā)器131
4.3.1電路結(jié)構(gòu)與工作原理131
4.3.2邏輯功能的描述132
4.4脈沖觸發(fā)的觸發(fā)器133
4.4.1電路結(jié)構(gòu)與工作原理133
4.4.2邏輯功能的描述134
4.5邊沿觸發(fā)的觸發(fā)器135
4.5.1維持阻塞上升沿D觸發(fā)器135
4.5.2下降沿觸發(fā)的JK觸發(fā)器136
4.6集成觸發(fā)器及功能轉(zhuǎn)換137
4.6.1常用的集成觸發(fā)器137
4.6.2觸發(fā)器的功能轉(zhuǎn)換138
4.7觸發(fā)器的VHDL設計140
4.7.1基本RS觸發(fā)器的VHDL設計140
4.7.2D觸發(fā)器的VHDL設計141
4.7.3JK觸發(fā)器的VHDL設計142
本章小結(jié)143
實踐案例144
習題145
第5章時序邏輯電路148
5.1時序邏輯電路的基本概念148
5.1.1時序邏輯電路的結(jié)構(gòu)和特點148
5.1.2時序邏輯電路的一般表示方法149
5.1.3時序邏輯電路的分類151
5.2時序邏輯電路的分析151
5.2.1同步時序邏輯電路的分析151
5.2.2異步時序邏輯電路的分析155
5.3計數(shù)器及其應用159
5.3.1計數(shù)器概述159
5.3.2集成同步二進制加計數(shù)器159
5.3.3集成同步十進制加計數(shù)器167
5.3.4集成異步十進制加計數(shù)器171
5.3.5集成可逆計數(shù)器177
5.4寄存器和移位寄存器181
5.4.1寄存器181
5.4.2移位寄存器182
5.5序列信號發(fā)生器187
5.5.1計數(shù)型序列信號發(fā)生器187
5.5.2移存型序列信號發(fā)生器189
5.6同步時序邏輯電路設計191
5.6.1同步時序邏輯電路的設計方法191
5.6.2同步時序邏輯電路設計舉例192
5.7常用時序邏輯器件的VHDL設計199
5.7.1同步二進制加計數(shù)器的VHDL
設計199
5.7.2同步十進制加計數(shù)器的VHDL
設計201
5.7.3異步十進制加計數(shù)器的VHDL
設計202
5.7.4可逆計數(shù)器的VHDL設計204
5.7.5移位寄存器的VHDL設計206
5.7.6有限狀態(tài)機的VHDL設計207
本章小結(jié)211
實踐案例212
習題214
第6章脈沖波形的產(chǎn)生與整形219
6.1脈沖信號219
6.1.1脈沖信號的概念219
6.1.2矩形脈沖的獲取及其主要參數(shù)219
6.2555集成定時器220
6.2.1555定時器的電路組成220
6.2.2555定時器的基本功能221
6.3施密特觸發(fā)器222
6.3.1555定時器組成的施密特
觸發(fā)器223
6.3.2門電路組成的施密特觸發(fā)器224
6.3.3集成施密特觸發(fā)器225
6.3.4施密特觸發(fā)器的應用226
6.4單穩(wěn)態(tài)觸發(fā)器226
6.4.1555定時器組成的單穩(wěn)態(tài)
觸發(fā)器226
6.4.2門電路組成的單穩(wěn)態(tài)觸發(fā)器228
6.4.3集成單穩(wěn)態(tài)觸發(fā)器228
6.4.4單穩(wěn)態(tài)觸發(fā)器的應用229
6.5多諧振蕩器229
6.5.1555定時器組成的多諧振蕩器230
6.5.2門電路組成的多諧振蕩器231
6.5.3石英晶體多諧振蕩器234
6.6555定時器的實際應用電路235
6.6.1延時報警器235
6.6.2雙音門鈴236
6.6.3簡易電子琴電路236
6.6.4555觸摸定時開關237
6.6.5照明燈自動亮滅裝置237
6.6.6電熱毯溫度控制器238
6.7分頻器的VHDL設計238
6.7.1二進制分頻器的VHDL設計239
6.7.2偶數(shù)分頻器的VHDL設計240
6.7.3奇數(shù)分頻器的VHDL設計241
本章小結(jié)243
習題243
第7章半導體存儲器和可編程
邏輯器件246
7.1半導體存儲器246
7.1.1半導體存儲器的基本概念246
7.1.2只讀存儲器（ROM）248
7.1.3隨機存取存儲器（RAM）256
7.1.4存儲器容量的擴展258
7.2可編程邏輯器件（PLD）260
7.2.1可編程邏輯器件的分類261
7.2.2簡單可編程邏輯器件261
7.2.3復雜的可編程邏輯器件
（CPLD）270
7.2.4現(xiàn)場可編程門陣列（FPGA）273
7.2.5可編程邏輯器件的編程274
7.3存儲器的VHDL設計275
7.3.1ROM的VHDL設計275
7.3.2RAM的VHDL設計276
7.3.3利用LPM進行存儲器設計278
本章小結(jié)281
習題282
第8章數(shù)/模（D/A）和模/數(shù)
（A/D）轉(zhuǎn)換電路284
8.1D/A轉(zhuǎn)換器284
8.1.1權(quán)電阻網(wǎng)絡的D/A轉(zhuǎn)換器284
8.1.2倒T形電阻網(wǎng)絡的D/A
轉(zhuǎn)換器286
8.1.3權(quán)電流型D/A轉(zhuǎn)換器288
8.1.4D/A轉(zhuǎn)換器的主要技術(shù)指標290
8.2A/D轉(zhuǎn)換器291
8.2.1A/D轉(zhuǎn)換器的工作原理291
8.2.2并聯(lián)比較型A/D轉(zhuǎn)換器295
8.2.3反饋比較型A/D轉(zhuǎn)換器296
8.2.4雙積分型A/D轉(zhuǎn)換器298
8.2.5VF變換型A/D轉(zhuǎn)換器300
8.2.6A/D轉(zhuǎn)換器的主要技術(shù)指標304
8.3典型集成D/A和A/D轉(zhuǎn)換器簡介305
8.3.1典型集成D/A轉(zhuǎn)換器305
8.3.2典型集成A/D轉(zhuǎn)換器308
8.4D/A和A/D的接口電路及VHDL
設計311
8.4.1DAC0832接口電路及VHDL
設計311
8.4.2ADC0809接口電路及VHDL
設計313
本章小結(jié)317
實踐案例318
習題319
第9章數(shù)字系統(tǒng)設計321
9.1數(shù)字系統(tǒng)的基本概念321
9.2數(shù)字系統(tǒng)的結(jié)構(gòu)與設計方法322
9.2.1數(shù)字系統(tǒng)的結(jié)構(gòu)322
9.2.2數(shù)字系統(tǒng)的設計方法322
9.2.3數(shù)字系統(tǒng)設計的一般步驟323
9.3數(shù)字系統(tǒng)的實現(xiàn)方法324
9.3.1用中、小規(guī)模集成器件實現(xiàn)324
9.3.2用可編程器件實現(xiàn)324
9.4數(shù)字系統(tǒng)設計實例324
9.4.1基于中、小規(guī)模集成器件的
數(shù)字鐘設計324
9.4.2基于FPGA的數(shù)字鐘設計328
9.4.3信號發(fā)生器設計334
本章小結(jié)338
實踐案例339
習題340
部分習題參考答案341
參考文獻350
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