第 1章 ASIC概述 1 1.1　ASIC概念　2 1.2　ASIC設計方法　3 1.3　ASIC設計流程　4 1.3.1　設計需求分析　4 1.3.2　模塊設計及驗證　5 1.3.3　邏輯綜合及驗證　6 1.3.4　版圖設計　6 1.3.5　參數(shù)提取與靜態(tài)時序分析　6 1.3.6　物理驗證　7 1.4　集成電路設計工具　7 1.4.1　EDA公司簡介　7 1.4.2　設計流程各階段所用工具　8 1.5　全書架構(gòu)　10 第　2章 Verilog HDL基礎及實驗環(huán)境　11 2.1　Verilog HDL硬件描述語言　11 2.1.1　Verilog HDL語法基礎　12 2.1.2　Verilog HDL模塊設計　24 2.1.3　Verilog HDL測試程序建模方法　33 2.1.4　Verilog HDL的編寫技巧　38 2.2　ASIC設計工具運行環(huán)境　40 2.2.1　Linux組成結(jié)構(gòu)　40 2.2.2　環(huán)境變量設置　43 2.2.3　Linux相關命令　45 第3章　中央處理器　48 3.1　CPU概述　48 3.2　CPU的指令系統(tǒng)　49 3.2.1　指令的基本格式　49 3.2.2　指令分類　50 3.2.3　尋址方式　52 3.2.4　指令周期　54 3.3　CPU的功能實現(xiàn)　55 3.3.1　存儲器　55 3.3.2　程序計數(shù)器　55 3.3.3　指令寄存器　56 3.3.4　地址多路選擇器　56 3.3.5　算術邏輯單元　57 3.3.6　累加器　57 3.3.7　狀態(tài)控制器　58 3.3.8　CPU　59 第4章　RISC_CPU RTL級設計及仿真　60 4.1　RISC_CPU設計流程　60 4.2　RTL編譯與仿真工具使用　60 4.3　RTL級設計與仿真　62 4.3.1　選擇器設計　62 4.3.2　程序計數(shù)器設計　64 4.3.3　指令寄存器設計　66 4.3.4　算術邏輯單元設計　69 4.3.5　存儲器設計　72 4.3.6　設計時序邏輯時采用阻塞賦值與非阻塞賦值的區(qū)別　75 4.3.7　狀態(tài)控制器設計　77 4.3.8　CPU集成設計及驗證　81 第5章　電路綜合　86 5.1　邏輯綜合　86 5.1.1　邏輯綜合定義　86 5.1.2　數(shù)字同步電路模型　86 5.1.3　時序驅(qū)動電路設計　89 5.1.4　綜合的三個階段和綜合的層次　90 5.2　基于Design Compiler的邏輯綜合流程　92 5.2.1　邏輯綜合流程　92 5.2.2　設置庫文件　92 5.2.3　讀入設計文件　94 5.2.4　施加設計約束　94 5.2.5　定義環(huán)境屬性　97 5.2.6　綜合及結(jié)果輸出　98 5.2.7　結(jié)果分析　99 5.2.8　綜合后仿真　101 5.3　綜合實驗　102 5.3.1　建立工作目錄　102 5.3.2　設置工作環(huán)境　103 5.3.3　添加PAD　104 5.3.4　編寫綜合腳本　105 5.3.5　綜合的執(zhí)行　106 5.3.6　綜合結(jié)果分析　106 5.3.7　門級電路仿真　109 第6章　版圖設計　110 6.1　版圖設計定義及內(nèi)容　110 6.1.1　版圖設計定義　110 6.1.2　版圖設計的輸入輸出　110 6.1.3　版圖設計用到的庫文件　111 6.2　基于IC Compiler的版圖設計流程　113 6.2.1　ICC的啟動和關閉　114 6.2.2　數(shù)據(jù)準備　115 6.2.3　布圖規(guī)劃　115 6.2.4　布局　118 6.2.5　時鐘樹綜合　118 6.2.6　布線　119 6.2.7　參數(shù)提取和后仿真　120 6.2.8　物理驗證　121 6.3　版圖設計實驗　121 6.3.1　實驗內(nèi)容和目的　121 6.3.2　實驗指導　121 附錄一　Verilog語言要素　135 附錄二　各階段常用命令使用說明　148 附錄三　Linux常用命令及說明　153 參考文獻　157