第1章  認(rèn)識(shí)數(shù)字系統(tǒng)設(shè)計(jì)開(kāi)發(fā)環(huán)境
  教學(xué)導(dǎo)航
  任務(wù)1 基于原理圖實(shí)現(xiàn)的基本門(mén)電路設(shè)計(jì)
  1.1 Quartus Ⅱ集成開(kāi)發(fā)環(huán)境
　　1.1.1 認(rèn)識(shí)Quartus Ⅱ集成開(kāi)發(fā)環(huán)境
　　1.1.2 Quartus Ⅱ集成開(kāi)發(fā)環(huán)境的設(shè)計(jì)流程
　　1.1.3 常用可編程邏輯器件開(kāi)發(fā)環(huán)境
  任務(wù)2 基于原理圖實(shí)現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計(jì)
  1.2 可編程邏輯器件
　　1.2.1 什么是可編程邏輯器件
　　1.2.2 簡(jiǎn)單可編程邏輯器件
　　1.2.3 高密度可編程邏輯器件
　　1.2.4 可編程邏輯器件主要廠商
  1.3 EDA技術(shù)
　　1.3.1 電子系統(tǒng)設(shè)計(jì)方法
　　1.3.2 FPGA/CPLD進(jìn)行電路設(shè)計(jì)的一般流程
  知識(shí)梳理與總結(jié)
  習(xí)題1
第2章  Verilog設(shè)計(jì)基礎(chǔ)
  教學(xué)導(dǎo)航
  任務(wù)3 基于HDL實(shí)現(xiàn)的基本門(mén)電路設(shè)計(jì)
  2.1 Verilog模塊結(jié)構(gòu)與數(shù)字系統(tǒng)設(shè)計(jì)流程
　　2.1.1 HDL的概念及特點(diǎn)
　　2.1.2 Verilog電路模塊的一般結(jié)構(gòu)
　　2.1.3 基于Verilog的系統(tǒng)設(shè)計(jì)流程
  任務(wù)4 基于HDL實(shí)現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計(jì)
  2.2 數(shù)據(jù)類(lèi)型、常量及變量
　　2.2.1 標(biāo)識(shí)符
　　2.2.2 常量
　　2.2.3 變量及其數(shù)據(jù)類(lèi)型
  2.3 連續(xù)賦值語(yǔ)句及“? :”語(yǔ)句
　　2.3.1 持續(xù)賦值語(yǔ)句
　　2.3.2 “ ？ ：”語(yǔ)句
  2.4 運(yùn)算符及表達(dá)式
　　2.4.1 運(yùn)算符
　　2.4.2 表達(dá)式
  任務(wù)5 2位二進(jìn)制數(shù)據(jù)比較器的設(shè)計(jì)
  2.5 條件語(yǔ)句
　　2.5.1 if條件語(yǔ)句
　　2.5.2 case條件語(yǔ)句
  2.6 循環(huán)語(yǔ)句
　　2.6.1 for語(yǔ)句
　　2.6.2 repeat語(yǔ)句
　　2.6.3 while語(yǔ)句
　　2.6.4 forever語(yǔ)句
  任務(wù)6 4選1數(shù)據(jù)選擇器的設(shè)計(jì)
  2.7 Verilog HDL的模塊調(diào)用
  知識(shí)梳理與總結(jié)
  習(xí)題2
第3章  組合邏輯電路設(shè)計(jì)
  教學(xué)導(dǎo)航
  任務(wù)7 三人表決器設(shè)計(jì)
  3.1 組合邏輯電路設(shè)計(jì)基礎(chǔ)
　　3.1.1 組合邏輯電路的定義和基本特征
　　3.1.2 標(biāo)準(zhǔn)CMOS組合邏輯電路結(jié)構(gòu)
　　3.1.3 典型組合邏輯電路設(shè)計(jì)方法
  3.2 理解Verilog的并行語(yǔ)句
  任務(wù)8 一位加法器的設(shè)計(jì)
  3.3 運(yùn)算部件及其設(shè)計(jì)方法
　　3.3.1 加法器
　　3.3.2 乘法器與除法器
  任務(wù)9 3-8譯碼器的設(shè)計(jì)
  3.4 Verilog語(yǔ)言的過(guò)程及用法
　　3.4.1 過(guò)程塊和過(guò)程語(yǔ)句
　　3.4.2 過(guò)程中的阻塞賦值與非阻塞賦值
　　3.4.3 基于過(guò)程塊的組合邏輯建模標(biāo)準(zhǔn)
  任務(wù)10 基于三態(tài)門(mén)的雙向端口設(shè)計(jì)
  3.5 三態(tài)門(mén)的原理及其應(yīng)用
　　3.5.1 三態(tài)門(mén)電路
　　3.5.2 三態(tài)門(mén)電路應(yīng)用——多路選擇器設(shè)計(jì)
  任務(wù)11 七段LED數(shù)碼管顯示電路設(shè)計(jì)
  3.6 LED數(shù)碼管顯示電路及其設(shè)計(jì)方法
　　3.6.1 LED數(shù)碼管及其顯示電路
　　3.6.2 動(dòng)態(tài)LED數(shù)碼管顯示電路設(shè)計(jì)
  知識(shí)梳理與總結(jié)
  習(xí)題3
第4章  時(shí)序邏輯電路設(shè)計(jì)
  教學(xué)導(dǎo)航
  任務(wù)12 上升沿檢測(cè)電路設(shè)計(jì)
  4.1 時(shí)序邏輯電路基本概念
　　4.1.1 時(shí)序邏輯電路設(shè)計(jì)中的等效模型
　　4.1.2 觸發(fā)器的建立時(shí)間和保持時(shí)間
　　4.1.3 時(shí)序分析基礎(chǔ)
　　4.1.4 同步電路設(shè)計(jì)規(guī)則
  任務(wù)13 帶異步復(fù)位/同步置位端的D觸發(fā)器設(shè)計(jì)
  4.2 D觸發(fā)器及其設(shè)計(jì)方法
  任務(wù)14 計(jì)數(shù)器設(shè)計(jì)
  4.3 計(jì)數(shù)器及其設(shè)計(jì)方法
　　4.3.1 計(jì)數(shù)器基本概念
　　4.3.2 計(jì)數(shù)器設(shè)計(jì)方法
  任務(wù)15 分頻器設(shè)計(jì)
  4.4 分頻器及其設(shè)計(jì)方法
　　4.4.1 2的整數(shù)次冪的分頻器設(shè)計(jì)
　　4.4.2 偶數(shù)分頻電路設(shè)計(jì)
　　4.4.3 占空比為1：16的分頻電路設(shè)計(jì)
　　4.4.4 奇數(shù)分頻電路設(shè)計(jì)
  任務(wù)16 流水燈設(shè)計(jì)
  4.5 數(shù)據(jù)寄存器及其設(shè)計(jì)方法
　　4.5.1 數(shù)據(jù)寄存器設(shè)計(jì)
　　4.5.2 移位數(shù)據(jù)寄存器設(shè)計(jì)
  任務(wù)17 采用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器設(shè)計(jì)
  4.6 狀態(tài)機(jī)及其設(shè)計(jì)方法
　　4.6.1 狀態(tài)機(jī)的基本概念
　　4.6.2 狀態(tài)機(jī)的幾種描述方法
  知識(shí)梳理與總結(jié)
  習(xí)題4
第5章  數(shù)字系統(tǒng)的驗(yàn)證
  教學(xué)導(dǎo)航
  任務(wù)18 跑表的設(shè)計(jì)及驗(yàn)證
  5.1 Modelsim仿真工具
  5.2 使用Modelsim進(jìn)行功能仿真
　　5.2.1 Modelsim的運(yùn)行方式
　　5.2.2 Modelsim仿真步驟
  5.3 Testbench設(shè)計(jì)方法
　　5.3.1 Testbench基本結(jié)構(gòu)
　　5.3.2 簡(jiǎn)單CPU接口激勵(lì)產(chǎn)生方式
　　5.3.3 仿真結(jié)果分析
　　5.3.4 常用產(chǎn)生激勵(lì)描述方式
  5.4 常用的Verilog測(cè)試語(yǔ)句
  知識(shí)梳理與總結(jié)
  習(xí)題5
第6章  數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐
  任務(wù)19 簡(jiǎn)易數(shù)字鐘設(shè)計(jì)
  任務(wù)20 可編程多彩霓虹燈設(shè)計(jì)
  任務(wù)21 小型運(yùn)算器設(shè)計(jì)
  任務(wù)22 多功能密碼鎖設(shè)計(jì)
  任務(wù)23 交通燈控制器設(shè)計(jì)
  任務(wù)24 智能賽道計(jì)時(shí)器設(shè)計(jì)
  任務(wù)25 自動(dòng)售貨機(jī)設(shè)計(jì)