前言
第一章  數(shù)字系統(tǒng)設(shè)計(jì)與FPGA
  1.1 數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展歷程
  1.2 數(shù)字系統(tǒng)的設(shè)計(jì)流程
  1.3 基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)
    1.3.1 可編程邏輯器件的發(fā)展歷史
    1.3.2 基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)流程
第二章  現(xiàn)場(chǎng)可編程門(mén)陣列FPGA
  2.1 FPGA的結(jié)構(gòu)和工作原理
  2.2 Xilinx產(chǎn)品概述
    2.2.1 Spartan系列
    2.2.2 Virtex系列
  2.3 FPGA的配置
  2.4 實(shí)驗(yàn)平臺(tái)的選擇
第三章  XilinxISE開(kāi)發(fā)套件
  3.1 ISE 10.1開(kāi)發(fā)流程
    3.1.1 設(shè)計(jì)輸入
    3.1.2 仿真
    3.1.3 添加約束
    3.1.4 綜合
    3.1.5 實(shí)現(xiàn)
    3.1.6 iMPACT編程與配置
  3.2 ISE離級(jí)組件
    3.2.1 在線(xiàn)邏輯分析儀(ChipScopePro)
    3.2.2 平面布局規(guī)劃器(PlanAhead)
    3.2.3 時(shí)序分析器(TimingAnalyzer)
    3.2.4 布局規(guī)劃器(Floorplanner)
    3.2.5 功耗分析工具(XPower)
    [設(shè)計(jì)實(shí)踐]
    3-1 ChipScopePro的邏輯分析實(shí)驗(yàn)
第四章  基本數(shù)字電路的VHDL設(shè)計(jì)
  4.1 組合邏輯電路的VHDL設(shè)計(jì)
    4.1.1 加法器
    4.1.2 多路選擇器
    4.1.3 編碼器與譯碼器
    [設(shè)計(jì)實(shí)踐]
    4-1 快速加法器的設(shè)計(jì)
    4-2 4×4 乘法器的設(shè)計(jì)
    4-3 ChipScopePro的VIO實(shí)驗(yàn)
  4.2 時(shí)序電路的VHDL設(shè)計(jì)
    4.2.1 基礎(chǔ)時(shí)序元件
    4.2.2 計(jì)數(shù)器的VHDL設(shè)計(jì)
    4.2.3 堆棧與FIFO
    4.2.4 多邊沿觸發(fā)問(wèn)題
    [設(shè)計(jì)實(shí)踐]
    4-4 奇數(shù)與半整數(shù)分頻器設(shè)計(jì)
    4-5 DCM模塊設(shè)計(jì)實(shí)例
  4.3 有限狀態(tài)機(jī)的VHDL設(shè)計(jì)
    4.3.1 VHDL狀態(tài)機(jī)的一般形式
    4.3.2 有限狀態(tài)機(jī)的一般設(shè)計(jì)方法
    4.3.3 有限狀態(tài)機(jī)的VHDL描述
    [設(shè)計(jì)實(shí)踐]
    4-6 交通燈控制器
    4-7 乒乓游戲設(shè)計(jì)
第五章  FPGA開(kāi)發(fā)設(shè)計(jì)方法
  5.1 FPGA系統(tǒng)設(shè)計(jì)的基本原則
    5.1.1 面積與速度的平衡互換原則
    5.1.2 硬件可實(shí)現(xiàn)原則
  5.2 FPGA中的同步設(shè)計(jì)”
  5.3 FPGA中的時(shí)鐘設(shè)計(jì)
    5.3.1 全局時(shí)鐘
    5.3.2 門(mén)控制時(shí)鐘
    5.3.3 多級(jí)邏輯時(shí)鐘
    5.3.4 行波時(shí)鐘
    5.3.5 多時(shí)鐘系統(tǒng)
  5.4 FPGA系統(tǒng)設(shè)計(jì)的常用技巧
    5.4.1 乒乓操作
    5.4.2 串并／并串轉(zhuǎn)換
    5.4.3 流水線(xiàn)設(shè)計(jì)
    [設(shè)計(jì)實(shí)踐]
    5-1 32位流水線(xiàn)加法器的設(shè)計(jì)
第六章  綜合設(shè)計(jì)實(shí)例
  6.1 數(shù)碼管掃描顯示電路
  6.2 八位除法器的設(shè)計(jì)
  6.3 Virtex—ⅡPro的SVGA顯示控制器設(shè)計(jì)
第七章  數(shù)字系統(tǒng)綜合實(shí)驗(yàn)
  7.1 數(shù)字時(shí)鐘設(shè)計(jì)
  7.2 直接數(shù)字頻率合成技術(shù)(DDS)的設(shè)計(jì)與實(shí)現(xiàn)
  7.3 音樂(lè)播放器實(shí)驗(yàn)
  7.4 基于FPGA的FIR數(shù)字濾波器的設(shè)計(jì)
  7.5 數(shù)字下變頻器(DDC)的設(shè)計(jì)
第八章  CPU設(shè)計(jì)
附錄一  Vivado設(shè)計(jì)套件
  附錄1.1 單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型
  附錄1.2 標(biāo)準(zhǔn)化XDC約束文件——SDC
  附錄1.3 多維度解析布局器
  附錄1.4 IP封裝器、集成器和目錄
  附錄1.5 VivadoHLS把ESL帶入主流
  附錄1.6 其他特性
附錄二  XUPVirtex—ⅡPro開(kāi)發(fā)系統(tǒng)的使用
  附錄2.1 Virtex—ⅡProFPGA主芯片介紹
  附錄2.2 電源供電模塊
  附錄2.3 時(shí)鐘電路
  附錄2.4 SVGA視頻模塊
  附錄2.5 AC97音頻解碼模塊
  附錄2.6 RS232串行接口模塊
  附錄2.7 PS2接口模塊
  附錄2.8 開(kāi)關(guān)、按鍵和LED指示燈
  附錄2.9 下載配置模塊
  附錄2.10 高速和低速的擴(kuò)展連接器
附錄三  通用型開(kāi)發(fā)板底板普及板V11.0.1的使用
參考文獻(xiàn)