前言第1章 數(shù)字電子系統(tǒng)分析與設(shè)計(jì)基礎(chǔ) 1.1 數(shù)字信號(hào)與數(shù)字電路  1.1.1 模擬信號(hào)與數(shù)字信號(hào)  1.1.2 數(shù)字電路與模擬電路的區(qū)別及聯(lián)系 1.2 數(shù)制及轉(zhuǎn)換  1.2.1 十 前言第1章 數(shù)字電子系統(tǒng)分析與設(shè)計(jì)基礎(chǔ) 1.1 數(shù)字信號(hào)與數(shù)字電路 1.1.1 模擬信號(hào)與數(shù)字信號(hào) 1.1.2 數(shù)字電路與模擬電路的區(qū)別及聯(lián)系 1.2 數(shù)制及轉(zhuǎn)換 1.2.1 十進(jìn)制 1.2.2 二進(jìn)制 1.2.3 十六進(jìn)制 1.2.4 不同進(jìn)制之間的相互轉(zhuǎn)換 1.3 邏輯運(yùn)算與邏輯代數(shù) 1.3.1 邏輯運(yùn)算及其表示方法 1.3.2 邏輯代數(shù)的定理及定律 1.3.3 邏輯函數(shù)式的代數(shù)法化簡 1.4 邏輯函數(shù)的卡諾圖化簡 1.4.1 邏輯函數(shù)的最小項(xiàng)表達(dá)式 1.4.2 用卡諾圖化簡邏輯函數(shù) 1.5 二進(jìn)制數(shù)的算術(shù)運(yùn)算 1.5.1 無符號(hào)二進(jìn)制數(shù)的算術(shù)運(yùn)算 1.5.2 有符號(hào)二進(jìn)制數(shù)的表示及加減法運(yùn)算 1.6 二進(jìn)制編碼 1.6.1 二一十進(jìn)制碼 1.6.2 格雷碼 1.6.3 ASCII碼 1.7 數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)概述 1.7.1 數(shù)字系統(tǒng)設(shè)計(jì)及設(shè)計(jì)方法的發(fā)展 1.7.2 EDA技術(shù)的含義及主要內(nèi)容 習(xí)題與思考題第2章 邏輯門電路 2.1 基于二極管和三極管的簡單邏輯門電路 2.1.1 二極管與門和二極管或門電路 2.1.2 三極管非門電路 2.2 TTL邏輯門電路 2.2.1 基本TTL與非門的工作原理 2.2.2 TTL與非門的技術(shù)參數(shù) 2.2.3 標(biāo)準(zhǔn)TTL集成邏輯門的改進(jìn)系列參數(shù)及對(duì)比 2.3 MOS管邏輯門電路 2.3.1 MOS管及其開關(guān)特性 2.3.2 CMOS反相器 2.3.3 MOS管與非門電路和MOS管或非門電路 2.3.4 CMOS集成邏輯門的種類及參數(shù) 2.4 三態(tài)門及應(yīng)用 2.4.1 三態(tài)門的結(jié)構(gòu)及工作原理 2.4.2 三態(tài)門的應(yīng)用 2.5 OC門、OD門及應(yīng)用 2.5.1 0C門的電路結(jié)構(gòu) 2.5.2 OD門的電路結(jié)構(gòu) 2.6 邏輯電平接口轉(zhuǎn)換及抗干擾設(shè)計(jì) 2.6.1 數(shù)字邏輯電平 2.6.2 OC門和OD門的電平轉(zhuǎn)換應(yīng)用 2.6.3 TTL邏輯門與CMOS邏輯門接口 2.6.4 邏輯門電路的抗干擾措施 習(xí)題與思考題第3章 組合邏輯電路分析與設(shè)計(jì) 3.1 組合邏輯電路的分析 3.2 組合邏輯電路的設(shè)計(jì) 3.2.1 單輸出組合電路的設(shè)計(jì) 3.2.2 多輸出組合電路的設(shè)計(jì) 3.3 組合邏輯電路中的競爭冒險(xiǎn) 3.3.1 產(chǎn)生競爭冒險(xiǎn)的原因及判斷 3.3.2 消去競爭冒險(xiǎn)的方法 3.3.3 卡諾圖在組合邏輯電路競爭冒險(xiǎn)中的應(yīng)用 3.4 QuartusⅡ的原理圖EDA設(shè)計(jì)環(huán)境 3.4.1 QuartusⅡ簡介 3.4.2 原理圖編輯輸入 3.4.3 編譯 3.4.4 時(shí)序功能仿真 3.4.5 QuartusⅡ環(huán)境下的引腳配置及芯片燒寫 3.5 編碼器與譯碼器 3.5.1 編碼器 3.5.2 譯碼器 3.6 數(shù)據(jù)選擇器與數(shù)據(jù)分配器 3.6.1 數(shù)據(jù)選擇器的功能及工作原理 3.6.2 常用集成數(shù)據(jù)選擇器及應(yīng)用 3.6.3 數(shù)據(jù)分配器 3.7 數(shù)值比較器 3.7.1 數(shù)值比較器的工作原理 3.7.2 集成數(shù)值比較器 3.8 算術(shù)運(yùn)算電路 3.8.1 加法運(yùn)算電路 3.8.2 減法運(yùn)算電路 習(xí)題與思考題第4章 時(shí)序邏輯電路基礎(chǔ) 4.1 雙穩(wěn)態(tài)存儲(chǔ)器 4.1.1 雙穩(wěn)態(tài)電路 4.1.2 基本RS存儲(chǔ)器 4.2 鎖存器 4.2.1 RS鎖存器 4.2.2 帶有異步和使能控制的RS鎖存器 4.2.3 D鎖存器及應(yīng)用 4.3 觸發(fā)器 4.3.1 D觸發(fā)器及應(yīng)用 4.3.2 JK觸發(fā)器 4.3.3 觸發(fā)器的工作參數(shù) 4.3.4 不同類型觸發(fā)器之間的轉(zhuǎn)換 4.4 時(shí)序邏輯電路 4.4.1 時(shí)序邏輯電路及分析 4.4.2 時(shí)序邏輯電路的設(shè)計(jì) 4.5 計(jì)數(shù)器 4.5.1 計(jì)數(shù)器的一般設(shè)計(jì)方法 4.5.2 集成計(jì)數(shù)器74HCl61及應(yīng)用 4.6 寄存器和移位寄存器 4.6.1 寄存器 4.6.2 移位寄存器 4.6.3 移位型計(jì)數(shù)器 4.7 半導(dǎo)體存儲(chǔ)器 4.7.1 RAM及非易失性存儲(chǔ)器 4.7.2 半導(dǎo)體存儲(chǔ)器的基本結(jié)構(gòu)及訪問 4.7.3 基于半導(dǎo)體存儲(chǔ)器的組合邏輯電路設(shè)計(jì) 習(xí)題與思考題第5章 可編程邏輯器件原理及典型產(chǎn)品 5.1 可編程邏輯器件概述 5.1.1 可編程邏輯器件的特點(diǎn)及可編程的核心原理 5.1.2 可編程邏輯器件的發(fā)展歷程及分類 5.1.3 PLD的主要廠商 5.1.4 PLD的電路符號(hào)表示 5.2 PLD的結(jié)構(gòu)及工作原理 5.2.1 從PROM到PLA 5.2.2 PAL經(jīng)GAL到乘積項(xiàng)結(jié)構(gòu)CPLD 5.2.3 基于查找表的PLD的工作原理簡介 5.3 Altera公司的PLD產(chǎn)品及開發(fā) 5.3.1 Altera公司PLD產(chǎn)品的編程與配置 5.3.2 Altera公司的PLD器件及應(yīng)用基礎(chǔ) 習(xí)題與思考題第6章 Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ) 6.1 基于硬件描述語言進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)概述 6.2 Verilog HDL的模塊結(jié)構(gòu) 6.3 QuartusⅡ的Verilog HDL設(shè)計(jì)環(huán)境 6.4 Verilog HDL的三種建模方式 6.4.1 結(jié)構(gòu)化描述方式 6.4.2 數(shù)據(jù)流描述方式 6.4.3 行為描述方式 6.4.4 過程賦值語句 6.5 典型組合邏輯電路的Verilog HDL描述舉例 6.5.1 數(shù)據(jù)選擇器設(shè)計(jì) 6.5.2 74138譯碼器設(shè)計(jì) 6.5.3 數(shù)碼管顯示譯碼器設(shè)計(jì) 6.5.4 優(yōu)先編碼器 6.5.5 利用任務(wù)和函數(shù)語句對(duì)組合邏輯電路進(jìn)行結(jié)構(gòu)化描述 6.6 時(shí)序邏輯電路的Verilog HDL描述與設(shè)計(jì) 6.6.1 D觸發(fā)器的Verilog HDL描述 6.6.2 D鎖存器的Verilog HDL描述 6.7 基于Verikog HDL的計(jì)數(shù)器設(shè)計(jì) 6.7.1 基于Ver訂og HDL進(jìn)行通用計(jì)數(shù)器設(shè)計(jì) 6.7.2 基于計(jì)數(shù)器的PWM波形發(fā)生器設(shè)計(jì) 6.8 基于Verilog HDL的移位寄存器設(shè)計(jì) 6.8.1 8位雙向移位寄存器的Verilog HDL描述 6.8.2 使用移位操作符設(shè)計(jì)移位寄存器 6.8.3 帶兩級(jí)鎖存的串入并出移位寄存器74595的描述 6.8.4 移位型計(jì)數(shù)器的設(shè)計(jì) 6.9 Verilog HDL的循環(huán)語句及應(yīng)用 6.9.1 for語句用法 6.9.2 repeat語句用法 6.9.3 while語句用法 6.9.4 Verilog HDL循環(huán)語句應(yīng)用要點(diǎn) 6.10 雙向端口與存儲(chǔ)器設(shè)計(jì) 6.10.1 8位雙向總線驅(qū)動(dòng)器設(shè)計(jì) 6.10.2 存儲(chǔ)器設(shè)計(jì) 習(xí)題與思考題第7章 Verilog HDL有限狀態(tài)機(jī)及應(yīng)用 7.1 有限狀態(tài)機(jī)及狀態(tài)編碼 7.1.1 有限狀態(tài)機(jī) 7.1.2 狀態(tài)編碼 7.2 狀態(tài)機(jī)安全設(shè)計(jì) 7.3 基于Verilog HDL的FSM設(shè)計(jì) 7.3.1 Verilog HDL有限狀態(tài)機(jī)常用語法元素 7.3.2 有限狀態(tài)機(jī)的VeriIog HDL描述 7.4 狀態(tài)機(jī)圖形化設(shè)計(jì)方法 習(xí)題與思考題第8章 D／A與A／D轉(zhuǎn)換器及其應(yīng)用 8.1 D／A與A／D轉(zhuǎn)換器概述 8.2 D／A轉(zhuǎn)換器原理 8.2.1 權(quán)電阻網(wǎng)絡(luò)D／A變換器原理 8.2.2 模擬開關(guān)的原理及應(yīng)用 8.2.3 R一2R T型電阻網(wǎng)絡(luò)D／A轉(zhuǎn)換器 8.2.4 電流輸出型D／A轉(zhuǎn)換器 8.2.5 D／A轉(zhuǎn)換器的主要技術(shù)指標(biāo)及選型依據(jù) 8.2.6 基于TL431的基準(zhǔn)電壓源設(shè)計(jì) 8.3 DAC8032及其應(yīng)用 8.3.1 D／A轉(zhuǎn)換器芯片——DAC0832 8.3.2 DAC0832的應(yīng)用 8.4 A／D轉(zhuǎn)換器原理 8.4.1 并聯(lián)比較型A／D轉(zhuǎn)換器 8.4.2 計(jì)數(shù)型A／D轉(zhuǎn)換器 8.4.3 逐次比較型A／D轉(zhuǎn)換器 8.4.4 雙積分型A／D轉(zhuǎn)換器 8.4.5 A／D轉(zhuǎn)換器的主要性能指標(biāo) 8.5 逐次比較型A／D轉(zhuǎn)換器——ADC0809 8.5.1 AD(；0809芯片簡介 8.5.2 ADC0809的接口時(shí)序及狀態(tài)機(jī)讀寫 習(xí)題與思考題第9章 波形變換與產(chǎn)生電路 9.1 脈沖發(fā)生器與555集成電路 9.1.1 脈沖發(fā)生器 9.1.2 555集成電路的電路結(jié)構(gòu)與功能 9.2 單穩(wěn)態(tài)觸發(fā)器 9.2.1 用CMOS門電路組成的微分型單穩(wěn)態(tài)觸發(fā)器 9.2.2 用555集成電路組成的單穩(wěn)態(tài)觸發(fā)器 9.2.3 單穩(wěn)態(tài)觸發(fā)器的定時(shí)應(yīng)用 9.3 斯密特觸發(fā)器 9.3.1 用門電路組成的斯密特觸發(fā)器 9.3.2 用555集成電路組成的斯密特觸發(fā)器 9.3.3 斯密特觸發(fā)器的應(yīng)用 9.4 多諧振蕩器 9.4.1 用門電路組成的多諧振蕩器 9.4.2 用斯密特觸發(fā)器構(gòu)成波形產(chǎn)生電路 9.4.3 用555集成電路組成的多諧振蕩器 9.4.4 CMOS石英體振蕩器 9.5 DDS波形發(fā)生原理及正弦波信號(hào)發(fā)生器設(shè)計(jì) 9.5.1 DDS工作原理 9.5.2 定制DDS所需的Mega FItaction模塊 9.5.3 頂層設(shè)計(jì) 9.5.4 Verilog HDL信號(hào)發(fā)生器設(shè)計(jì) 習(xí)題與思考題附錄A CMoS和TTL邏輯門電路的技術(shù)參數(shù)附錄B 74系列門電路速查表附錄C 可綜合Vetilog HDL語法速查表附錄D 常用邏輯符號(hào)對(duì)照表參考文獻(xiàn)