本教材第3版曾獲首屆全國教材建設獎全國優(yōu)秀教材二等獎。本書是"十二五”普通高等教育本科國家級規(guī)劃教材和普通高等教育"十一五”國家級規(guī)劃教材，全書遵循集成電路設計的流程，介紹集成電路設計的一系列知識。全書共12章，主要內(nèi)容包括：集成電路設計概述，集成電路材料、結(jié)構(gòu)與理論，集成電路基本工藝，集成電路器件工藝，MOS場效應管的特性，集成電路器件及SPICE模型，SPICE數(shù)�；旌戏抡娉绦虻脑O計流程及方法，集成電路版圖設計與工具，模擬集成電路基本單元，數(shù)字集成電路基本單元與版圖，集成電路數(shù)字系統(tǒng)設計基礎，集成電路的測試和封裝。本書提供配套微課視頻、電子課件、Cadence公司授權(quán)的PSPICE學生版安裝軟件、HSPICE和PSPICE兩種仿真工具的電路實例設計包、集成電路版圖設計示范視頻等。
王志功，東南大學信息學院教授，博士生導師，射頻與光電集成電路研究所終身榮譽所長；“國家杰出青年科學基金”獲得者，教育部長江學者特聘教授。曾任兩屆國家863計劃光電子主題專家組專家，國務院學位委員會第六屆學科評議組電子科學與技術(shù)組成員。連任四屆教育部高等學校電工電子基礎課程教學指導（分）委員會主任委員，中國僑聯(lián)特聘專家，中國電子學會會士，中國通信學會會士。榮獲2022年高等教育（本科）國家級教學成果獎一等獎（排名2）、留學回國人員成就獎、全國五一勞動獎章和首屆“全國僑界十杰”稱號。發(fā)表論文700余篇，獲100余項專利，出版專著3部、譯著5部、教材13部。
目 錄
第1章 集成電路設計概述 1
1.1 集成電路的發(fā)展 1
1.2 集成電路設計流程及設計環(huán)境 4
1.3 集成電路制造途徑 5
1.4 集成電路設計的知識范圍 6
思考題 7
第2章 集成電路材料、結(jié)構(gòu)與理論 8
2.1 集成電路材料 8
2.1.1 硅 9
2.1.2 砷化鎵 9
2.1.3 磷化銦 10
2.1.4 鍺硅 10
2.1.5 氮化鎵 10
2.1.6 絕緣材料 11
2.1.7 金屬材料 11
2.1.8 多晶硅 13
2.1.9 材料系統(tǒng) 13
2.2 半導體基礎知識 14
2.2.1 半導體的晶體結(jié)構(gòu) 14
2.2.2 本征半導體與雜質(zhì)半導體 14
2.3 PN結(jié)與結(jié)型二極管 15
2.3.1 PN結(jié)的擴散與漂移 15
2.3.2 PN結(jié)型二極管 16
2.3.3 肖特基結(jié)二極管 16
2.3.4 歐姆型接觸 17
2.4 雙極型晶體管 17
2.4.1 雙極型晶體管的基本結(jié)構(gòu) 17
2.4.2 雙極型晶體管的工作原理 18
2.5 MOS場效應晶體管 18
2.5.1 MOS場效應晶體管的基本結(jié)構(gòu) 18
2.5.2 MOS場效應晶體管的工作原理 20
2.5.3 MOS場效應晶體管的伏安特性 20
思考題 24
本章參考文獻 24
第3章 集成電路基本工藝 26
3.1 外延生長 26
3.2 掩模版的制造 27
3.3 光刻原理與流程 29
3.3.1 光刻步驟 29
3.3.2 曝光方式 30
3.4 氧化 31
3.5 淀積與刻蝕 32
3.6 摻雜原理與工藝 33
思考題 34
本章參考文獻 35
第4章 集成電路器件工藝 36
4.1 雙極型集成電路的基本制造工藝 37
4.1.1 雙極型硅工藝 37
4.1.2 HBT工藝 38
4.2 MESFET和HEMT工藝 40
4.2.1 MESFET工藝 40
4.2.2 HEMT工藝 41
4.3 MOS和相關(guān)的VLSI工藝 43
4.3.1 PMOS工藝 44
4.3.2 NMOS工藝 45
4.3.3 CMOS工藝 48
4.4 BiCMOS工藝 50
思考題 53
本章參考文獻 53
第5章 MOS場效應管的特性 54
5.1 MOS場效應管 54
5.1.1 MOS管伏安特性的推導 54
5.1.2 MOS電容的組成 55
5.1.3 MOS電容的計算 57
5.2 MOSFET的閾值電壓VT 58
5.3 體效應 60
5.4 MOSFET的溫度特性 60
5.5 MOSFET的噪聲 61
5.6 MOSFET尺寸按比例縮小 61
5.7 MOS器件的二階效應 64
5.7.1 L和W的變化 64
5.7.2 遷移率的退化 66
5.7.3 溝道長度的調(diào)制 66
5.7.4 短溝道效應引起的閾值電壓的變化 67
5.7.5 狹溝道效應引起的閾值電壓的變化 67
思考題 68
本章參考文獻 68
第6章 集成電路器件及SPICE模型 69
6.1 無源器件結(jié)構(gòu)及模型 69
6.1.1 互連線 69
6.1.2 電阻 70
6.1.3 電容 72
6.1.4 電感 73
6.1.5 分布參數(shù)元件 75
6.2 二極管電流方程及SPICE模型 78
6.2.1 二極管的電路模型 78
6.2.2 二極管的噪聲模型 79
6.3 雙極型晶體管電流方程及SPICE模型 79
6.3.1 雙極型晶體管的EM模型 80
6.3.2 雙極型晶體管的GP模型 82
6.4 結(jié)型場效應JFET ( NJF/PJF ) 模型 83
6.5 MESFET（NMF/PMF）模型（SPICE3.x） 83
6.6 MOS管電流方程及SPICE模型 84
思考題 87
本章參考文獻 87
第7章 SPICE數(shù)�；旌戏抡娉绦虻脑O計流程及方法 88
7.1 采用SPICE的電路設計流程 88
7.2 電路元件的SPICE輸入語句格式 89
7.3 電路特性分析語句 94
7.4 電路特性控制語句 96
7.5 HSPICE緩沖驅(qū)動器設計實例 98
7.6 HSPICE跨導放大器設計實例 101
7.7 PSPICE電路圖編輯器簡介 113
7.8 PSPICE緩沖驅(qū)動器設計實例 115
7.9 PSPICE跨導放大器設計實例 119
思考題 124
本章參考文獻 124
第8章 集成電路版圖設計與工具 125
8.1 工藝流程的定義 125
8.2 版圖幾何設計規(guī)則 126
8.3 圖元 129
8.3.1 MOS晶體管 129
8.3.2 集成電阻 131
8.3.3 集成電容 133
8.3.4 寄生二極管與三極管 134
8.4 版圖設計準則 135
8.4.1 匹配設計 136
8.4.2 抗干擾設計 140
8.4.3 寄生優(yōu)化設計 141
8.4.4 可靠性設計 142
8.5 電學設計規(guī)則與布線 144
8.6 基于Cadence平臺的全定制IC設計 145
8.6.1 版圖設計的環(huán)境 145
8.6.2 原理圖編輯與仿真 146
8.6.3 版圖編輯與驗證 150
8.6.4 CMOS差動放大器版圖設計實例 152
8.7 芯片的版圖布局 154
8.8 版圖設計的注意事項 156
思考題 157
本章參考文獻 157
第9章 模擬集成電路基本單元 158
9.1 電流源電路 158
9.1.1 雙極型鏡像電流源[1] 158
9.1.2 MOS電流鏡 160
9.2 基準電壓源設計 161
9.2.1 雙極型三管能隙基準源[3] 161
9.2.2 MOS基準電壓源[2] 162
9.3 單端反相放大器 163
9.3.1 基本放大電路[2] 163
9.3.2 改進的CMOS推挽放大器[2] 167
9.4 差分放大器 168
9.4.1 BJT差分放大器 168
9.4.2 MOS差分放大器 169
9.4.3 CMOS差分放大器設計實例 170
9.5 運算放大器 172
9.5.1 性能參數(shù) 172
9.5.2 套筒式共源共柵運放[4] 173
9.5.3 折疊式共源共柵運放[4] 175
9.5.4 兩級運放[4] 177
9.5.5 CMOS運算放大器設計實例 178
9.6 振蕩器 187
9.6.1 環(huán)形振蕩器 187
9.6.2 LC振蕩器 191
思考題 193
本章參考文獻 194
第10章 數(shù)字集成電路基本單元與版圖 195
10.1 TTL基本電路 195
10.1.1 TTL反相器 195
10.1.2 TTL與非門 196
10.1.3 TTL或非門 197
10.2 CMOS基本門電路及版圖實現(xiàn) 197
10.2.1 CMOS反相器 197
10.2.2 CMOS與非門和或非門 205
10.2.3 CMOS傳輸門和開關(guān)邏輯 207
10.2.4 三態(tài)門 209
10.2.5 驅(qū)動電路 210
10.3 數(shù)字電路標準單元庫設計 211
10.3.1 基本原理 211
10.3.2 庫單元設計 211
10.4 焊盤輸入/輸出單元 213
10.4.1 輸入單元 213
10.4.2 輸出單元 214
10.4.3 輸入/輸出雙向三態(tài)單元（I/O PAD） 220
10.5 了解CMOS存儲器[5] 221
10.5.1 動態(tài)隨機存儲器（DRAM） 223
10.5.2 靜態(tài)隨機存儲器（SRAM） 227
10.5.3 閃存 229
思考題 231
本章參考文獻 231
第11章 集成電路數(shù)字系統(tǒng)設計基礎 232
11.1 數(shù)字系統(tǒng)硬件描述語言 232
11.1.1 基于HDL語言的設計流程 232
11.1.2 Verilog HDL語言介紹 234
11.1.3 硬件描述語言VHDL 243
11.2 數(shù)字系統(tǒng)邏輯綜合與物理實現(xiàn) 249
11.2.1 邏輯綜合的流程 251
11.2.2 Verilog HDL與邏輯綜合 255
11.2.3 自動布局布線 258
11.3 數(shù)字系統(tǒng)的FPGA/CPLD硬件驗證 262
11.3.1 PLD概述 262
11.3.2 現(xiàn)場可編程門陣列FPGA 262
11.3.3 基于FPGA的數(shù)字系統(tǒng)硬件驗證 265
思考題 266
本章參考文獻 266
第12章 集成電路的測試和封裝 267
12.1 集成電路在芯片測試技術(shù) 267
12.2 集成電路封裝形式與工藝流程 268
12.3 芯片鍵合 270
12.4 高速芯片封裝 272
12.5 混合集成與微組裝技術(shù) 273
12.6 數(shù)字集成電路測試方法 273
12.6.1 可測試性的重要性 273
12.6.2 測試基礎 274
12.6.3 可測試性設計 275
思考題 277
本章參考文獻 277
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