目 錄
第0章 計(jì)算機(jī)與數(shù)字系統(tǒng) 1
0.1 計(jì)算機(jī)發(fā)展簡(jiǎn)史 1
0.1.1 起點(diǎn)：機(jī)械式計(jì)算機(jī) 1
0.1.2 早期電子計(jì)算機(jī) 2
0.1.3 前四代計(jì)算機(jī) 2
0.1.4 第五代及未來(lái)的計(jì)算機(jī) 4
0.2 數(shù)字系統(tǒng) 4
0.2.1 數(shù)字系統(tǒng)與模擬系統(tǒng) 5
0.2.2 數(shù)字系統(tǒng)的抽象層次 5
0.3 電子技術(shù) 8
0.3.1 摩爾定律 9
0.3.2 固定邏輯與可編程邏輯 10
0.3.3 微控制器 10
0.3.4 設(shè)計(jì)演變 11
0.4 數(shù)字系統(tǒng)的應(yīng)用 12
0.4.1 通用數(shù)字計(jì)算機(jī) 13
0.4.2 控制器 17
0.4.3 物聯(lián)網(wǎng)(IoT) 18
0.4.4 接口 18
0.5 總結(jié)和復(fù)習(xí) 20
0.6 小組協(xié)作練習(xí) 21
參考文獻(xiàn) 21
第1章 數(shù)制系統(tǒng)與數(shù)字編碼 23
1.1 數(shù)制系統(tǒng) 23
1.1.1 位置表示法和多項(xiàng)式表示法 23
1.1.2 常用數(shù)制系統(tǒng) 24
1.2 算術(shù)運(yùn)算 25
1.2.1 二進(jìn)制算術(shù)運(yùn)算 25
1.2.2 十六進(jìn)制算術(shù)運(yùn)算 28
1.3 進(jìn)制轉(zhuǎn)換 29
1.3.1 轉(zhuǎn)換方法和算法 29
1.3.2 當(dāng)B = Ak時(shí)基數(shù)A和基數(shù)B之間的轉(zhuǎn)換 33
1.4 帶符號(hào)數(shù)表示法 33
1.4.1 帶符號(hào)原碼 34
1.4.2 互補(bǔ)數(shù)制 35
1.5 數(shù)字編碼 44
1.5.1 數(shù)值編碼 44
1.5.2 字符和其他編碼 48
1.5.3 檢錯(cuò)碼與糾錯(cuò)碼 51
1.6 總結(jié)和復(fù)習(xí) 56
1.7 小組協(xié)作練習(xí) 57
習(xí)題 57
第2章 邏輯電路與布爾代數(shù) 60
2.1 邏輯門與邏輯電路 60
2.1.1 真值表 60
2.1.2 基本邏輯門 60
2.1.3 組合邏輯電路 64
2.1.4 時(shí)序邏輯電路 66
2.2 硬件描述語(yǔ)言(HDL) 67
2.2.1 Verilog 67
2.2.2 VHDL 68
2.3 布爾代數(shù) 70
2.3.1 公理與基本定理 70
2.3.2 布爾(邏輯)函數(shù)和表達(dá)式 75
2.3.3 最小項(xiàng)、最大項(xiàng)及標(biāo)準(zhǔn)式 77
2.3.4 未完整定義的函數(shù)(無(wú)關(guān)項(xiàng)) 79
2.4 邏輯表達(dá)式的化簡(jiǎn) 80
2.4.1 電路化簡(jiǎn)的目標(biāo)和方法 80
2.4.2 卡諾圖(K圖) 82
2.4.3 利用卡諾圖化簡(jiǎn)邏輯表達(dá)式 89
2.4.4 Q-M法 102
2.5 總結(jié)和復(fù)習(xí) 107
2.6 小組協(xié)作練習(xí) 108
習(xí)題 109
第3章 組合邏輯電路分析與設(shè)計(jì) 118
3.1 組合邏輯電路的設(shè)計(jì) 118
3.1.1 與或電路和與非-與非電路 118
3.1.2 或與電路和或非-或非電路 120
3.1.3 二級(jí)電路 121
3.1.4 多級(jí)電路和因式分解 123
3.1.5 異或電路 126
3.2 組合邏輯電路的分析 128
3.2.1 布爾代數(shù) 128
3.2.2 真值表 131
3.2.3 時(shí)序圖 132
3.2.4 正負(fù)邏輯 136
3.3 使用高級(jí)器件的設(shè)計(jì) 137
3.3.1 譯碼器 137
3.3.2 編碼器 149
3.3.3 數(shù)據(jù)選擇器和數(shù)據(jù)分配器 153
3.3.4 算術(shù)運(yùn)算電路 162
3.4 綜合性設(shè)計(jì)實(shí)例 174
3.4.1 設(shè)計(jì)流程 174
3.4.2 銀行保險(xiǎn)庫(kù)控制器 175
3.4.3 七段顯示譯碼器 178
3.4.4 四功能算術(shù)邏輯單元(加、減、與、異或) 183
3.4.5 二進(jìn)制陣列乘法器 187
3.5 總結(jié)和復(fù)習(xí) 189
3.6 小組協(xié)作練習(xí) 190
習(xí)題 192
第4章 時(shí)序邏輯電路簡(jiǎn)介 202
4.1 時(shí)序邏輯電路的建模與分類 202
4.1.1 有限狀態(tài)機(jī) 202
4.1.2 狀態(tài)圖和狀態(tài)表 204
4.1.3 算法狀態(tài)機(jī) 207
4.2 存儲(chǔ)器 209
4.2.1 鎖存器 210
4.2.2 觸發(fā)器 222
4.2.3 鎖存器和觸發(fā)器小結(jié) 232
4.3 寄存器 233
4.4 移位寄存器 237
4.5 計(jì)數(shù)器 241
4.5.1 同步二進(jìn)制計(jì)數(shù)器 241
4.5.2 異步二進(jìn)制計(jì)數(shù)器 244
4.5.3 模N計(jì)數(shù)器 245
4.5.4 環(huán)形和扭環(huán)形計(jì)數(shù)器 249
4.6 綜合性設(shè)計(jì)實(shí)例 258
4.6.1 寄存器文檔(組/堆) 258
4.6.2 多相時(shí)鐘 260
4.6.3 數(shù)字時(shí)鐘 261
4.6.4 可編程波特率發(fā)生器 264
4.7 總結(jié)和復(fù)習(xí) 267
參考文獻(xiàn) 268
4.8 小組協(xié)作練習(xí) 268
習(xí)題 269
第5章 同步時(shí)序邏輯電路分析與設(shè)計(jì) 277
5.1 同步時(shí)序邏輯電路的分析 277
5.1.1 采用狀態(tài)圖和狀態(tài)表來(lái)完成電路分析 277
5.1.2 分析同步時(shí)序邏輯電路圖 278
5.1.3 小結(jié) 289
5.2 同步時(shí)序邏輯電路的設(shè)計(jì) 289
5.2.1 同步時(shí)序邏輯電路的設(shè)計(jì)步驟 290
5.2.2 觸發(fā)器驅(qū)動(dòng)變量表 293
5.2.3 設(shè)計(jì)實(shí)例 295
5.2.4 有限狀態(tài)機(jī)的設(shè)計(jì)方法 312
5.2.5 未完整定義的同步時(shí)序邏輯電路 317
5.3 同步時(shí)序邏輯電路的狀態(tài)化簡(jiǎn) 320
5.3.1 冗余狀態(tài) 320
5.3.2 對(duì)完整定義的狀態(tài)進(jìn)行化簡(jiǎn) 321
5.4 綜合性設(shè)計(jì)實(shí)例 325
5.4.1 自動(dòng)投幣售貨機(jī)的控制單元 325
5.4.2 二進(jìn)制乘法器 327
5.4.3 交通燈控制器 331
5.5 總結(jié)和復(fù)習(xí) 341
參考文獻(xiàn) 341
5.6 小組協(xié)作練習(xí) 342
習(xí)題 345
第6章 異步時(shí)序邏輯電路分析與設(shè)計(jì) 354
6.1 異步時(shí)序邏輯電路的類型 354
6.2 脈沖型電路分析與設(shè)計(jì) 355
6.2.1 脈沖型電路的分析 356
6.2.2 脈沖型電路的設(shè)計(jì) 360
6.3 基本型電路的分析 366
6.3.1 概述 367
6.3.2 驅(qū)動(dòng)表與流表 368
6.3.3 分析步驟 369
6.4 基本型電路的設(shè)計(jì) 371
6.4.1 流表設(shè)計(jì)與實(shí)現(xiàn) 371
6.4.2 競(jìng)爭(zhēng)與循環(huán) 379
6.4.3 消除競(jìng)爭(zhēng)狀態(tài) 382
6.4.4 冒險(xiǎn) 389
6.5 綜合性設(shè)計(jì)實(shí)例 390
6.5.1 設(shè)計(jì)流程 390
6.5.2 異步自動(dòng)投幣售貨機(jī)控制器 390
6.5.3 異步總線仲裁控制器 393
6.6 總結(jié)和復(fù)習(xí) 398
6.7 小組協(xié)作練習(xí) 399
習(xí)題 399
第7章 可編程數(shù)字邏輯器件 409
7.1 可編程數(shù)字邏輯器件技術(shù) 409
7.2 現(xiàn)場(chǎng)可編程門陣列(FPGA) 411
7.2.1 可配置邏輯塊(CLB) 412
7.2.2 輸入/輸出塊(IOB) 420
7.2.3 互連資源 421
7.2.4 時(shí)鐘資源 423
7.2.5 其他FPGA資源和選項(xiàng) 424
7.2.6 FPGA設(shè)計(jì)流程和實(shí)例 425
7.3 可編程邏輯器件(PLD) 433
7.3.1 組合邏輯函數(shù)的陣列結(jié)構(gòu) 434
7.3.2 PLD輸出和反饋選項(xiàng) 450
7.3.3 時(shí)序邏輯電路應(yīng)用的PLD 455
7.3.4 復(fù)雜PLD(CPLD) 457
7.3.5 設(shè)計(jì)實(shí)例 458
7.4 綜合性設(shè)計(jì)實(shí)例 461
7.4.1 二進(jìn)制除法器 461
7.4.2 多路七段顯示控制器 467
7.5 總結(jié)和復(fù)習(xí) 473
參考文獻(xiàn) 473
7.6 小組協(xié)作練習(xí) 474
習(xí)題 476
第8章 數(shù)字系統(tǒng)設(shè)計(jì) 482
8.1 設(shè)計(jì)過(guò)程 482
8.1.1 分層設(shè)計(jì) 482
8.1.2 固定邏輯與可編程邏輯 483
8.1.3 數(shù)字系統(tǒng)設(shè)計(jì)流程 483
8.2 綜合性設(shè)計(jì)實(shí)例 484
8.2.1 微型RISC 4(TRISC4)處理器 485
8.2.2 單車道交通燈控制器 495
8.2.3 通用異步收發(fā)器(UART) 502
8.2.4 電梯控制器 509
8.3 總結(jié)和復(fù)習(xí) 513
8.4 小組協(xié)作練習(xí) 513
習(xí)題 513
附錄A Verilog入門 515
附錄B VHDL入門 532