目 錄

第1章 SoC設(shè)計(jì)概述 1
1.1 SoC概述 1
1.2 SoC的分類及基本組成 2
1.3 SoC設(shè)計(jì)的發(fā)展趨勢 3
1.3.1 SoC設(shè)計(jì)技術(shù)的發(fā)展和挑戰(zhàn) 3
1.3.2 SoC設(shè)計(jì)方法的發(fā)展和挑戰(zhàn) 6
1.3.3 未來的SoC 7
1.4 本書的目標(biāo)和組織結(jié)構(gòu) 8
第2章 SoC設(shè)計(jì)流程 10
2.1 軟硬件協(xié)同設(shè)計(jì) 10
2.2 基于標(biāo)準(zhǔn)單元的SoC設(shè)計(jì)流程 12
2.3 基于FPGA的SoC設(shè)計(jì)流程 16
2.3.1 SoC FPGA結(jié)構(gòu) 16
2.3.2 面向SoC的FPGA設(shè)計(jì)流程 17
2.3.3 高層次綜合 18
2.3.4 Versal ACAP和Vitis 19
2.4 IP復(fù)用的設(shè)計(jì)方法 21
2.4.1 IP的基本概念與分類 21
2.4.2 IP設(shè)計(jì)的流程 23
2.4.3 IP核的選擇 27
第3章 基于增強(qiáng)型MiniMIPS32處理器的SoC—MiniMIPS32_FullSyS 29
3.1 MiniMIPS32_FullSyS的整體架構(gòu) 29
3.2 MiniMIPS32_FullSyS的地址空間劃分與映射 31
3.2.1 32位MIPS處理器的虛擬地址空間 31
3.2.2 MiniMIPS32_FullSyS的地址空間劃分 33
3.2.3 固定地址映射單元的設(shè)計(jì)與實(shí)現(xiàn) 34
3.2.4 指令地址仲裁單元的設(shè)計(jì)與實(shí)現(xiàn) 35
3.3 高速緩沖存儲器 36
3.3.1 高速緩沖存儲器概述 36
3.3.2 Cache的性能評價(jià) 44
3.3.3 Cache的設(shè)計(jì)與實(shí)現(xiàn) 45
第4章 AXI4總線接口及協(xié)議 54
4.1 AXI4總線接口概述 54
4.2 AXI4總線協(xié)議 55
4.2.1 AXI4總線結(jié)構(gòu) 55
4.2.2 AXI4總線信號 57
4.2.3 AXI4總線協(xié)議的握手機(jī)制 60
4.2.4 AXI4總線協(xié)議的讀操作時(shí)序 62
4.2.5 AXI4總線協(xié)議的寫操作時(shí)序 63
4.2.6 突發(fā)傳輸機(jī)制 64
4.3 基于AXI4的MiniMIPS32處理器設(shè)計(jì)與實(shí)現(xiàn) 64
4.3.1 類SRAM接口到AXI4接口的轉(zhuǎn)換 64
4.3.2 MiniMIPS32處理器的封裝 69
4.4 AXI Interconnect簡介 78
4.4.1 AXI Interconnect的結(jié)構(gòu) 78
4.4.2 AXI Interconnect的互連結(jié)構(gòu) 80
4.4.3 AXI Interconnect的I/O接口信號 82
4.5 基于AXI Interconnect的SoC設(shè)計(jì)與實(shí)現(xiàn)—增強(qiáng)型MiniMIPS32處理器的集成 86
第5章 存儲系統(tǒng) 102
5.1 AXI BRAM控制器 102
5.1.1 AXI BRAM控制器簡介 102
5.1.2 基于AXI Interconnect的SoC設(shè)計(jì)與實(shí)現(xiàn)
—AXI BRAM控制器的集成 108
5.2 非易失存儲器Flash 114
5.2.1 Flash存儲器簡介 114
5.2.2 SPI接口 115
5.2.3 SPI Flash（S25FL128S） 118
5.2.4 AXI Quad SPI IP核 121
5.2.5 基于AXI Interconnect的MiniMIPS32_FullSyS設(shè)計(jì)
—AXI Quad SPI的集成 129
第6章 外部設(shè)備 135
6.1 通用輸入輸出接口 135
6.1.1 GPIO概述 135
6.1.2 AXI GPIO簡介 135
6.1.3 基于AXI Interconnect的MiniMIPS32_FullSyS設(shè)計(jì)
—AXI GPIO的集成 140
6.1.4 AXI GPIO的功能驗(yàn)證 146
6.2 UART控制器 165
6.2.1 串口通信概述 165
6.2.2 通用異步收發(fā)器（UART） 165
6.2.3 UART傳輸協(xié)議 166
6.2.4 AXI Uartlite簡介 167
6.2.5 基于AXI Interconnect的MiniMIPS32_FullSyS設(shè)計(jì)
—AXI Uartlite的集成 171
6.2.6 AXI Uartlite的功能驗(yàn)證 176
6.3 定時(shí)器 179
6.3.1 定時(shí)器概述 179
6.3.2 AXI Timer簡介 180
6.3.3 基于AXI Interconnect的MiniMIPS32_FullSyS設(shè)計(jì)
—AXI Timer的集成 187
6.3.4 AXI Timer的功能驗(yàn)證 192
6.4 VGA控制器 198
6.4.1 VGA接口概述 198
6.4.2 RGB三原色模型 200
6.4.3 VGA控制器的時(shí)序 201
6.4.4 VGA控制器的設(shè)計(jì)與實(shí)現(xiàn) 204
6.4.5 基于AXI Interconnect的MiniMIPS32_FullSyS設(shè)計(jì)
—AXI VGA控制器的集成 210
6.4.6 AXI VGA控制器的功能驗(yàn)證 226
第7章 μC/OS-II操作系統(tǒng)的移植 230
7.1 μC/OS-II操作系統(tǒng)概述 230
7.1.1 操作系統(tǒng)與實(shí)時(shí)操作系統(tǒng) 230
7.1.2 μC/OS-II簡介 231
7.1.3 μC/OS-II的基本功能 232
7.1.4 μC/OS-II的文件結(jié)構(gòu) 233
7.2 μC/OS-II操作系統(tǒng)的移植 234
7.2.1 μC/OS-II操作系統(tǒng)源碼下載 234
7.2.2 建立μC/OS-II操作系統(tǒng)文件目錄 234
7.2.3 移植μC/OS-II操作系統(tǒng) 235
7.3 μC/OS-II操作系統(tǒng)的功能驗(yàn)證 245
第8章 面向特定應(yīng)用的軟硬件設(shè)計(jì) 250
8.1 RSA加/解密SoC的軟硬件設(shè)計(jì) 250
8.1.1 RSA公鑰密碼系統(tǒng)簡介 250
8.1.2 RSA公鑰密碼算法的實(shí)現(xiàn) 251
8.1.3 AXI RSA128的硬件設(shè)計(jì) 254
8.1.4 AXI RSA128的集成 256
8.1.5 RSA加/解密SoC的功能驗(yàn)證 266
8.2 手寫體數(shù)字識別SoC的軟硬件設(shè)計(jì) 271
8.2.1 貝葉斯定理簡介 272
8.2.2 樸素貝葉斯分類器 272
8.2.3 AXI Bayes的硬件設(shè)計(jì) 274
8.2.4 AXI Bayes的集成 276
8.2.5 手寫體數(shù)字識別SoC的功能驗(yàn)證 286
參考文獻(xiàn)