第1章信號處理理論基礎(chǔ)
1.1信號定義
1.2信號增益與衰減
1.3信號失真及其測量
1.3.1放大器失真
1.3.2信號諧波失真
1.3.3諧波失真測量
1.4噪聲及其處理方法
1.4.1噪聲的定義和表示
1.4.2固有噪聲電平
1.4.3噪聲/失真鏈
1.4.4信噪比定義和表示
1.4.5信號的提取方法
1.5模擬信號及其處理方法
1.5.1模擬I/O信號的處理
1.5.2模擬通信信號的處理
1.6數(shù)字信號處理的關(guān)鍵問題
1.6.1數(shù)字信號處理系統(tǒng)的結(jié)構(gòu)
1.6.2信號調(diào)理的方法
1.6.3模數(shù)轉(zhuǎn)換器(ADC)及量化效應(yīng)
1.6.4數(shù)模轉(zhuǎn)換器(DAC)及信號重建
1.6.5SFDR的定義及測量
1.7通信信號軟件處理方法
1.7.1軟件無線電的定義
1.7.2中頻軟件無線電實現(xiàn)
1.7.3信道化處理
1.7.4基站軟件無線電接收機
1.7.5SR采樣技術(shù)
1.7.6直接數(shù)字下變頻
1.7.7帶通采樣失敗的解決
第2章數(shù)字信號處理實現(xiàn)方法
2.1數(shù)字信號處理技術(shù)概念
2.1.1數(shù)字信號處理技術(shù)的發(fā)展
2.1.2數(shù)字信號處理算法的分類
2.1.3數(shù)字信號處理實現(xiàn)的方法
2.2基于DSPs的數(shù)字信號處理實現(xiàn)原理
2.2.1DSPs的結(jié)構(gòu)及流水線
2.2.2DSPs的運行代碼及性能
2.3基于FPGA的數(shù)字信號處理實現(xiàn)原理
2.3.1FPGA基本原理
2.3.2邏輯陣列塊和自適應(yīng)邏輯塊
2.3.3塊存儲器
2.3.4時鐘網(wǎng)絡(luò)和相位鎖相環(huán)
2.3.5I/O塊
2.3.6DSP塊
2.4FPGA執(zhí)行數(shù)字信號處理的一些關(guān)鍵問題
2.4.1關(guān)鍵路徑
2.4.2流水線
2.4.3延遲
2.4.4加法器
2.4.5乘法器
2.4.6并行/串行
2.4.7溢出的處理
2.5高性能信號處理的難點和技巧
2.5.1設(shè)計目標
2.5.2實現(xiàn)成本
2.5.3設(shè)計優(yōu)化
第3章數(shù)值的表示和運算
3.1整數(shù)的表示方法
3.1.1二進制原碼格式
3.1.2二進制反碼格式
3.1.3二進制補碼格式
3.2整數(shù)加法運算的HDL描述
3.2.1無符號數(shù)加法運算的HDL描述
3.2.2有符號數(shù)加法運算的HDL描述
3.3整數(shù)減法運算的HDL描述
3.3.1無符號數(shù)減法運算的HDL描述
3.3.2有符號數(shù)減法運算的HDL描述
3.4整數(shù)乘法運算的HDL描述
3.4.1無符號數(shù)乘法運算的HDL描述
3.4.2有符號數(shù)乘法運算的HDL描述
3.5整數(shù)除法運算的HDL描述
3.5.1無符號數(shù)除法運算的HDL描述
3.5.2有符號數(shù)除法運算的HDL描述
3.6定點數(shù)的表示方法
3.6.1定點二進制數(shù)格式
3.6.2定點數(shù)的量化方法
3.6.3數(shù)據(jù)的標定
3.6.4歸一化處理
3.6.5小數(shù)部分截斷
3.6.6一種不同的方法：Trounding
3.6.7定點數(shù)運算的HDL描述庫
3.7定點數(shù)加法運算的HDL描述
3.7.1無符號定點數(shù)加法運算的HDL描述
3.7.2有符號定點數(shù)加法運算的HDL描述
3.8定點數(shù)減法運算的HDL描述
3.8.1無符號定點數(shù)減法運算的HDL描述
3.8.2有符號定點數(shù)減法運算的HDL描述
3.9定點數(shù)乘法運算的HDL描述
3.9.1無符號定點數(shù)乘法運算的HDL描述
3.9.2有符號定點數(shù)乘法運算的HDL描述
3.10定點數(shù)除法運算的HDL描述
3.10.1無符號定點數(shù)除法運算的HDL描述
3.10.2有符號定點數(shù)除法運算的HDL描述
3.11浮點數(shù)的表示方法
3.11.1浮點數(shù)的格式
3.11.2浮點數(shù)的短指數(shù)表示
3.12浮點數(shù)運算的HDL描述
3.12.1單精度浮點數(shù)加法運算的HDL描述
3.12.2單精度浮點數(shù)減法運算的HDL描述
3.12.3單精度浮點數(shù)乘法運算的HDL描述
3.12.4單精度浮點數(shù)除法運算的HDL描述
3.13浮點數(shù)運算IP核的應(yīng)用
3.13.1浮點IP核的功能
3.13.2建立新的設(shè)計工程
3.13.3浮點IP核實例的生成
3.13.4例化IP核實例
3.13.5生成測試平臺文件
3.13.6設(shè)計的仿真
第4章Intel FPGA數(shù)字信號處理工具
4.1Intel FPGA模型設(shè)計基礎(chǔ)
4.1.1用于Intel FPGA設(shè)計結(jié)構(gòu)的DSP Builder
4.1.2用于Intel FPGA庫的DSP Builder
4.1.3用于Intel FPGA器件所支持的DSP Builder
4.1.4DSP Builder設(shè)計流程
4.2信號處理模型的構(gòu)建和仿真
4.2.1啟動DSP Builder工具
4.2.2獲取DSP Builder設(shè)計實例幫助
4.2.3DSP Builder菜單選項介紹
4.2.4DSP Builder中的一些基本概念
4.2.5構(gòu)建數(shù)字信號處理模型
4.2.6創(chuàng)建設(shè)計子系統(tǒng)
4.2.7設(shè)置模型參數(shù)
4.2.8信號處理模型的Simulink仿真
4.2.9信號處理模型的ModelSim仿真
4.2.10查看設(shè)計中所使用的資源
4.2.11打開Quartus Prime設(shè)計工程
4.2.12C 軟件模型驗證設(shè)計
4.3信號處理模型的硬件驗證
4.3.1硬件驗證
4.3.2使用環(huán)路系統(tǒng)的硬件驗證
4.4包含處理器總線接口的模型設(shè)計
4.4.1在DSP Builder設(shè)計中分配基地址
4.4.2添加DSP Builder設(shè)計到Platform Designer系統(tǒng)
4.4.3使用處理器更新寄存器
4.5DSP Builder HDL導入設(shè)計
4.5.1實現(xiàn)原理
4.5.2打開DSP Builder工具
4.5.3建立新的設(shè)計模型
4.5.4執(zhí)行協(xié)同仿真
4.6基于HLS構(gòu)建和驗證算法模型
4.6.1構(gòu)建C 模型和測試平臺
4.6.2設(shè)置高級綜合編譯器
4.6.3運行高級綜合編譯器
4.6.4查看高級設(shè)計報告
4.6.5查看元器件RTL仿真波形
第5章CORDIC算法原理及實現(xiàn)
5.1CORDIC算法原理
5.1.1圓坐標系旋轉(zhuǎn)
5.1.2線性坐標系旋轉(zhuǎn)
5.1.3雙曲線坐標系旋轉(zhuǎn)
5.1.4CORDIC算法通用表達式
5.2CORDIC循環(huán)和非循環(huán)結(jié)構(gòu)硬件實現(xiàn)原理
5.2.1CORDIC循環(huán)結(jié)構(gòu)原理和實現(xiàn)方法
5.2.2CORDIC非循環(huán)結(jié)構(gòu)的實現(xiàn)原理
5.2.3實現(xiàn)CORDIC的非循環(huán)的流水線結(jié)構(gòu)
5.3向量幅度的計算
5.4CORDIC算法的模型實現(xiàn)
5.4.1CORDIC算法收斂性原理
5.4.2CORDIC象限映射實現(xiàn)
5.4.3向量模式下的CORDIC迭代實現(xiàn)
5.4.4旋轉(zhuǎn)模式的CORDIC迭代實現(xiàn)
ⅩⅦ5.5CORDIC子系統(tǒng)的模型實現(xiàn)
5.5.1CORDIC單元的設(shè)計
5.5.2參數(shù)化CORDIC單元
5.5.3旋轉(zhuǎn)后標定的實現(xiàn)
5.5.4旋轉(zhuǎn)后的象限解映射
5.6圓坐標系算術(shù)功能的模型實現(xiàn)
5.6.1反正切的實現(xiàn)
5.6.2正弦和余弦的實現(xiàn)
5.6.3向量幅度的計算
5.7流水線技術(shù)的CORDIC模型實現(xiàn)
5.7.1帶有流水線并行陣列的實現(xiàn)
5.7.2串行結(jié)構(gòu)實現(xiàn)
5.8向量幅度精度的研究
5.8.1CORDIC向量幅度精度控制
5.8.2CORDIC向量幅度精度比較
5.9調(diào)用CORDIC塊的模型實現(xiàn)
5.10CORDIC算法的HLS實現(xiàn)
5.10.1CORDIC算法的C 描述
5.10.2HLS轉(zhuǎn)換設(shè)計
5.10.3優(yōu)化設(shè)計
第6章離散傅里葉變換原理及實現(xiàn)
6.1模擬周期信號的分析：傅里葉級數(shù)
6.2模擬非周期信號的分析：傅里葉變換
6.3離散序列的分析：離散傅里葉變換
6.3.1離散傅里葉變換推導
6.3.2頻率離散化推導
6.3.3DFT的窗效應(yīng)
6.4短時傅里葉變換
6.5離散傅里葉變換的運算量
6.6離散傅里葉算法的模型實現(xiàn)
6.6.1系統(tǒng)模型結(jié)構(gòu)
6.6.2分析復數(shù)乘法
6.6.3分析復數(shù)加法
6.6.4運行設(shè)計
第7章快速傅里葉變換原理及實現(xiàn)
7.1快速傅里葉變換的發(fā)展
7.2Danielson-Lanczos引理
7.3按時間抽取的基-2 FFT算法
7.4按頻率抽取的基-2 FFT算法
ⅩⅧ7.5Cooley-Tuckey算法
7.6基-4和基-8的FFT算法
7.7FFT計算中的字長
7.8基于MATLAB的FFT的分析
7.9基于模型的FFT設(shè)計與實現(xiàn)
7.10基于IP核的FFT實現(xiàn)
7.10.1FFT IP庫
7.10.2啟動DSP Builder工具
7.10.3構(gòu)建設(shè)計模型
7.10.4配置模型參數(shù)
7.10.5運行和分析仿真結(jié)果
7.11基于C和HLS的FFT建模與實現(xiàn)
7.11.1創(chuàng)建新的設(shè)計工程
7.11.2創(chuàng)建設(shè)計源文件
7.11.3設(shè)計編譯和處理
7.11.4設(shè)計的高級綜合
7.11.5添加循環(huán)展開用戶策略
7.11.6添加存儲器屬性用戶策略
第8章離散余弦變換原理及實現(xiàn)
8.1切比雪夫多項式
8.2DCT的起源和發(fā)展
8.3DCT和DFT的關(guān)系
8.4二維DCT變換原理
8.4.1二維DCT變換原理
8.4.2二維DCT實現(xiàn)方法
8.5二維DCT變換的HLS實現(xiàn)
8.5.1創(chuàng)建新的設(shè)計工程
8.5.2創(chuàng)建設(shè)計文件
8.5.3驗證C 模型
8.5.4設(shè)計綜合
8.5.5查看綜合結(jié)果
8.5.6運行RTL仿真
8.5.7添加循環(huán)合并命令
8.5.8添加存儲器屬性命令
8.5.9添加循環(huán)展開命令
第9章FIR和IIR濾波器原理及實現(xiàn)
9.1模擬到數(shù)字濾波器的轉(zhuǎn)換
9.1.1微分方程近似
9.1.2雙線性交換
9.2數(shù)字濾波器的分類和應(yīng)用
ⅩⅨ9.3FIR數(shù)字濾波器的原理和結(jié)構(gòu)
9.3.1FIR數(shù)字濾波器的特性
9.3.2FIR濾波器的設(shè)計規(guī)則
9.4IIR數(shù)字濾波器的原理和結(jié)構(gòu)
9.4.1IIR數(shù)字濾波器的原理
9.4.2IIR數(shù)字濾波器的模型
9.4.3IIR數(shù)字濾波器的z域分析
9.4.4IIR數(shù)字濾波器的性能及穩(wěn)定性
9.5DA FIR數(shù)字濾波器的設(shè)計
9.5.1DA FIR數(shù)字濾波器的設(shè)計原理
9.5.2啟動DSP Builder
9.5.3添加和配置信號源子系統(tǒng)
9.5.4添加和配置移位寄存器子系統(tǒng)
9.5.5添加和配置位選擇子系統(tǒng)
9.5.6添加和配置查找表子系統(tǒng)
9.5.7添加和配置加法器子系統(tǒng)
9.5.8添加和配置縮放比例加法器子系統(tǒng)
9.5.9添加和配置系統(tǒng)控制模塊
9.6串行MAC FIR數(shù)字濾波器的設(shè)計
9.6.1串行和并行MAC FIR數(shù)字濾波器的原理
9.6.2串行MAC FIR數(shù)字濾波器的結(jié)構(gòu)
9.6.3串行MAC FIR數(shù)字濾波器設(shè)計要求
9.6.4128乘和累加器子系統(tǒng)的設(shè)計
9.6.5數(shù)據(jù)控制邏輯子系統(tǒng)設(shè)計
9.6.6地址生成器子系統(tǒng)的設(shè)計
9.6.7完整串行MAC FIR數(shù)字濾波器模型的設(shè)計
9.7基于FIR IP核的濾波器設(shè)計
9.7.1SingleRateFIR IP原理
9.7.2建立新的設(shè)計模型
9.7.3構(gòu)建基于SingleRateFIR塊的濾波器模型
9.8FIR數(shù)字濾波器的C 描述和HLS實現(xiàn)
9.8.1設(shè)計原理
9.8.2創(chuàng)建新的設(shè)計工程
9.8.3創(chuàng)建設(shè)計文件
9.8.4驗證C 模型
9.8.5設(shè)計9