數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用（第4版）
定 價(jià)：75.9 元
- 作者：臧春華
- 出版時(shí)間：2021/2/1
- ISBN：9787121403149
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TP271；TP332.1
- 頁碼：400
- 紙張：
- 版次：01
- 開本：16開
本書闡述數(shù)字系統(tǒng)設(shè)計(jì)方法和可編程邏輯器件PLD的應(yīng)用技術(shù)。引導(dǎo)讀者從一般的數(shù)字功能電路設(shè)計(jì)轉(zhuǎn)向數(shù)字系統(tǒng)設(shè)計(jì)；從傳統(tǒng)的非定制通用集成電路的應(yīng)用轉(zhuǎn)向用戶半定制的PLD的應(yīng)用；從單純的硬件設(shè)計(jì)轉(zhuǎn)向硬件、軟件高度滲透的設(shè)計(jì)方法。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計(jì)的知識(shí)面，提高設(shè)計(jì)能力。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計(jì)的知識(shí)面，提高設(shè)計(jì)能力。；從單純的硬件設(shè)計(jì)轉(zhuǎn)向硬件、軟件高度滲透的設(shè)計(jì)方法。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計(jì)的知識(shí)面，提高設(shè)計(jì)能力。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計(jì)的知識(shí)面，提高設(shè)計(jì)能力。
臧春華，南京航空航天大學(xué)電子信息學(xué)院，教授，負(fù)責(zé)模擬電子技術(shù)、數(shù)字電子技術(shù)等課程的教學(xué)工作，主編《數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用》教材。
目錄
第1章數(shù)字系統(tǒng)設(shè)計(jì)方法
11緒言
111數(shù)字系統(tǒng)的基本概念
112數(shù)字系統(tǒng)的基本模型
113數(shù)字系統(tǒng)的基本結(jié)構(gòu)
12數(shù)字系統(tǒng)設(shè)計(jì)的一般步驟
121引例
122數(shù)字系統(tǒng)設(shè)計(jì)的基本步驟
123層次化設(shè)計(jì)
13數(shù)字系統(tǒng)設(shè)計(jì)方法
131自上而下的設(shè)計(jì)方法
132自下而上的設(shè)計(jì)方法
133基于關(guān)鍵部件的設(shè)計(jì)方法
134信息流驅(qū)動(dòng)的設(shè)計(jì)方法
14數(shù)字系統(tǒng)的描述方法之一
算法流程圖
141算法流程圖的符號(hào)與規(guī)則
142設(shè)計(jì)舉例
習(xí)題1
第2章數(shù)字系統(tǒng)的算法設(shè)計(jì)和硬件
實(shí)現(xiàn)
21算法設(shè)計(jì)
211算法設(shè)計(jì)綜述
212跟蹤法
213歸納法
214劃分法
215解析法
216綜合法
22算法結(jié)構(gòu)
221順序算法結(jié)構(gòu)
222并行算法結(jié)構(gòu)
223流水線算法結(jié)構(gòu)
23數(shù)據(jù)處理單元的設(shè)計(jì)
231系統(tǒng)硬件實(shí)現(xiàn)概述
232器件選擇
233數(shù)據(jù)處理單元設(shè)計(jì)步驟
234數(shù)據(jù)處理單元設(shè)計(jì)實(shí)例
24控制單元的設(shè)計(jì)
241系統(tǒng)控制方式
242控制器的基本結(jié)構(gòu)和系統(tǒng)同步
243算法狀態(tài)機(jī)圖（ASM圖）
244控制器的硬件邏輯設(shè)計(jì)方法
習(xí)題2
第3章硬件描述語言VHDL和
Verilog HDL
31概述
32VHDL及其應(yīng)用
321VHDL基本結(jié)構(gòu)
322數(shù)據(jù)對(duì)象、類型及運(yùn)算符
323順序語句
324并行語句
325子程序
326程序包與設(shè)計(jì)庫
327元件配置
328VHDL描述實(shí)例
33Verilog HDL及其應(yīng)用
331Verilog HDL基本結(jié)構(gòu)
332數(shù)據(jù)類型、運(yùn)算符與表達(dá)式
333行為描述語句
334并行語句
335結(jié)構(gòu)描述語句
336任務(wù)與函數(shù)
337編譯預(yù)處理
338Verilog HDL描述實(shí)例
習(xí)題3
第4章可編程邏輯器件基礎(chǔ)
41PLD概述
42簡(jiǎn)單ＰＬD原理
421ＰＬD的基本組成
422ＰＬD的編程
423陣列結(jié)構(gòu)
424ＰＬD中陣列的表示方法
43SＰＬD組成
431可編程只讀存儲(chǔ)器（PRＯＭ）
432可編程邏輯陣列（ＰＬＡ）
433可編程陣列邏輯（ＰＡＬ）
434通用陣列邏輯（ＧＡＬ）
習(xí)題4
第5章高密度ＰＬＤ及其應(yīng)用
51ＨＤＰＬＤ分類
52經(jīng)典的ＨＤＰＬＤ組成
521陣列擴(kuò)展型CＰＬＤ
522現(xiàn)場(chǎng)可編程門陣列(ＦＰＧＡ)
523延時(shí)確定型FPGA
524多路開關(guān)型ＦＰＧＡ
53ＨＤＰＬＤ編程技術(shù)
531在系統(tǒng)可編程技術(shù)
532在電路配置(重構(gòu))技術(shù)
533反熔絲（Ａntifuse)編程技術(shù)
534擴(kuò)展的在系統(tǒng)可編程技術(shù)
54先進(jìn)的HDPLD
541Intel MAX II基于邏輯單元
的CPLD
542Intel Cyclone III系統(tǒng)級(jí)FPGA
543Xilinx Spartan3 FPGA
544Xilinx 7系列FPGA
5457系列FPGA的典型應(yīng)用
習(xí)題5
第6章PLD設(shè)計(jì)平臺(tái)
61概述
62可視化前端設(shè)計(jì)環(huán)境Robei
621Robei的軟件界面
622Robei設(shè)計(jì)要素
623仿真驗(yàn)證
624設(shè)計(jì)實(shí)例
63Intel（Altera）設(shè)計(jì)環(huán)境
Quartus Prime
631Quartus Prime設(shè)計(jì)流程
632設(shè)計(jì)輸入
633編譯
634仿真驗(yàn)證
635時(shí)序分析
636可視化工具
637器件編程
64Xilinx設(shè)計(jì)環(huán)境Vivado
641用Vivado進(jìn)行設(shè)計(jì)的一般過程
642IP封裝
643基于原理圖設(shè)計(jì)
644基于Verilog HDL的設(shè)計(jì)
645仿真驗(yàn)證
646引腳分配
647綜合及實(shí)現(xiàn)
648器件編程
第7章可編程片上系統(tǒng)(SoPC)
71概述
72基于MicroBlaze軟核的嵌入式
系統(tǒng)
721Xilinx的SoPC技術(shù)
722MicroBlaze處理器結(jié)構(gòu)
723MicroBlaze信號(hào)接口
724MicroBlaze軟硬件設(shè)計(jì)流程
73基于Nios Ⅱ軟核的SoPC
731Intel的SoPC技術(shù)
732Nios Ⅱ處理器
733Avalon總線架構(gòu)
734Nios Ⅱ軟硬件開發(fā)流程
74Xilinx全可編程SoC
741Zynq7000 SoC的組成
742處理器系統(tǒng)（PS）
743可編程邏輯（PL）
744系統(tǒng)級(jí)功能
745設(shè)計(jì)流程
746其他SoPC及軟件開發(fā)平臺(tái)
75設(shè)計(jì)舉例
751設(shè)計(jì)要求
752運(yùn)行Quartus Prime并新建
設(shè)計(jì)工程
753創(chuàng)建一個(gè)新的Platform Designer
系統(tǒng)
754在Platform Designer中定義
Nios Ⅱ系統(tǒng)
755在Platform Designer中生成
Nios Ⅱ系統(tǒng)
756將Nios Ⅱ系統(tǒng)集成到Quartus
Prime 工程中
757用Nios Ⅱ SBT for Eclipse
開發(fā)軟件
習(xí)題7
第8章實(shí)驗(yàn)選題與設(shè)計(jì)實(shí)例
81高速并行乘法器
811算法設(shè)計(jì)和結(jié)構(gòu)選擇
812設(shè)計(jì)輸入
813邏輯仿真
82十字路口交通管理器
821交通管理器的功能
822系統(tǒng)算法設(shè)計(jì)
823設(shè)計(jì)輸入
824邏輯仿真
83九九乘法表
831系統(tǒng)功能和技術(shù)指標(biāo)
832算法設(shè)計(jì)
833數(shù)據(jù)處理單元的實(shí)現(xiàn)
834設(shè)計(jì)輸入
835系統(tǒng)的功能仿真
84先進(jìn)先出堆棧（FＩFＯ）
841FＩFＯ的功能
842算法設(shè)計(jì)和邏輯框圖
843數(shù)據(jù)處理單元和控制器的設(shè)計(jì)
844設(shè)計(jì)輸入
845用Verilog HDL進(jìn)行設(shè)計(jì)
846仿真驗(yàn)證
85UART接口
851UART組成與幀格式
852頂層模塊的描述
853發(fā)送模塊設(shè)計(jì)
854接收模塊設(shè)計(jì)
855仿真驗(yàn)證
86SPI總線接口
861SPI總線通信原理
862SPI總線接口設(shè)計(jì)
863關(guān)鍵代碼分析
864仿真驗(yàn)證
87I2C總線接口
871I2C總線通信原理
872I2C主機(jī)接口設(shè)計(jì)要點(diǎn)
873I2C總線接口設(shè)計(jì)與仿真
88FＩR有限沖激響應(yīng)濾波器
881FIR結(jié)構(gòu)簡(jiǎn)介
882設(shè)計(jì)方案和算法結(jié)構(gòu)
883模塊組成
884FIR濾波器的擴(kuò)展應(yīng)用
885設(shè)計(jì)輸入
886設(shè)計(jì)驗(yàn)證
89串行神經(jīng)網(wǎng)絡(luò)
891神經(jīng)網(wǎng)絡(luò)的基本結(jié)構(gòu)
892神經(jīng)網(wǎng)絡(luò)設(shè)計(jì)
893關(guān)鍵代碼分析
894串行神經(jīng)元仿真驗(yàn)證
810RISC處理器
8101MIPS簡(jiǎn)單處理器結(jié)構(gòu)
8102MIPS指令簡(jiǎn)介
8103單周期RISC處理器設(shè)計(jì)
8104仿真驗(yàn)證
參考文獻(xiàn)
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