現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì) 第2版
定 價(jià):34.8 元
叢書名:普通高等教育“十三五”電子信息類規(guī)劃教材
- 作者:于海雁
- 出版時(shí)間:2019/5/1
- ISBN:9787111621386
- 出 版 社:機(jī)械工業(yè)出版社
- 中圖法分類:TP271
- 頁碼:
- 紙張:膠版紙
- 版次:
- 開本:16開
本書簡要介紹了現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的設(shè)計(jì)思想和硬件基礎(chǔ)知識(shí),包括現(xiàn)代數(shù)字系統(tǒng)的各類典型應(yīng)用,以及在實(shí)際進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)如何進(jìn)行選型等問題。書中重點(diǎn)介紹了VerilogHDL的基礎(chǔ)知識(shí)、基本內(nèi)容和基本結(jié)構(gòu),特別是在書中匯集了作者多年工程實(shí)踐的體會(huì)和經(jīng)驗(yàn),為讀者提出了若干在實(shí)際使用中需要著重注意的問題,并提供了大量經(jīng)過工程實(shí)踐驗(yàn)證過的實(shí)例供讀者參考和練習(xí)。
隨著EDA技術(shù)和半導(dǎo)體工藝的發(fā)展,現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的規(guī)模和功能不斷增大、增強(qiáng),系統(tǒng)的設(shè)計(jì)思想、設(shè)計(jì)過程和實(shí)現(xiàn)方式都發(fā)生了巨大的變化,可編程片上系統(tǒng)(SOPC)的設(shè)計(jì)應(yīng)用越來越廣泛。本書融入了作者多年工程實(shí)踐和教學(xué)經(jīng)驗(yàn),將硬件描述語言的學(xué)習(xí)與應(yīng)用實(shí)例相結(jié)合,突出對(duì)語言運(yùn)用能力的應(yīng)用和把握,使初學(xué)者快速加深對(duì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的理解和運(yùn)用。
本書在章節(jié)安排上按照認(rèn)知的一般規(guī)律,由淺入深、由易到難,首先使初學(xué)者對(duì)現(xiàn)代數(shù)字系統(tǒng)有一個(gè)總體的、概念性的認(rèn)知,初步了解現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的一般思路和步驟。通過對(duì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的核心單元,即可編程邏輯器件(PLD)的結(jié)構(gòu)表示方式的介紹,為后續(xù)流行的可編程邏輯器件的應(yīng)用做鋪墊,并從描述方式上明晰現(xiàn)代數(shù)字系統(tǒng)與傳統(tǒng)數(shù)字系統(tǒng)在設(shè)計(jì)方法上的區(qū)別。在了解必要的結(jié)構(gòu)描述方式后,向讀者全面展示當(dāng)前主流的兩類可編程邏輯器件(CPLD和FPGA)的結(jié)構(gòu)特點(diǎn)、主要的內(nèi)部結(jié)構(gòu)和功能特性。由此對(duì)可編程邏輯器件所能實(shí)現(xiàn)的功能有了比較深入的了解。硬件描述語言的準(zhǔn)確運(yùn)用是現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的關(guān)鍵,本書全面細(xì)致地講解了Verilog HDL(Verilog硬件描述語言)的基礎(chǔ)知識(shí),對(duì)每個(gè)關(guān)鍵知識(shí)點(diǎn)強(qiáng)調(diào)應(yīng)用技巧和注意事項(xiàng),尤其是對(duì)同一功能的不同實(shí)現(xiàn)方法的闡述,引導(dǎo)讀者發(fā)散思維、不拘一格、靈活運(yùn)用。將大量的數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例貫穿于程序輸入、工程建立、邏輯綜合、查錯(cuò)優(yōu)化、仿真驗(yàn)證直到下載調(diào)試等整個(gè)系統(tǒng)設(shè)計(jì)流程。
本書章節(jié)安排如下:
第1章介紹現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的概念、基本特征、可編程邏輯器件的發(fā)展歷程和當(dāng)前主要應(yīng)用領(lǐng)域。
第2章介紹可編程邏輯器件的硬件基礎(chǔ),包括器件的分類及其特點(diǎn),特別是主流器件的基本結(jié)構(gòu)、原理和特性等。
第3章介紹Verilog HDL的基本語言構(gòu)件,包括語言的發(fā)展歷程、基本結(jié)構(gòu)、語言要素和數(shù)據(jù)類型等。
第4章進(jìn)一步介紹Verilog HDL的編程方法和實(shí)現(xiàn)方式。該章包含了Verilog HDL的核心內(nèi)容。
第5章詳細(xì)介紹ALTERA公司的QuartusⅡ集成開發(fā)環(huán)境的開發(fā)流程。
第6章介紹了基本數(shù)字電路的設(shè)計(jì)實(shí)例,包括同一功能電路的不同實(shí)現(xiàn)方式;介紹了錄碼點(diǎn)鈔機(jī)等的實(shí)際工程實(shí)例。
第7章給出了十個(gè)實(shí)驗(yàn)項(xiàng)目,包括組合電路實(shí)驗(yàn)、時(shí)序電路實(shí)驗(yàn)及數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)。實(shí)驗(yàn)的目的是幫助讀者盡快掌握模塊設(shè)計(jì)和系統(tǒng)設(shè)計(jì)的基本概念及方法。
本書第1、2、7章及附錄由龐杰編寫,第3章由金香編寫,第4章由于海雁編寫,第5章由李曉游編寫,第6章由湯永華編寫,姜翌和孫洪林參與書中實(shí)例的選定和程序的調(diào)試,全書由于海雁統(tǒng)稿。
本書中的邏輯符號(hào)均采用了國外流行符號(hào),附錄D給出了與國標(biāo)符號(hào)的對(duì)照表,供參考。
在本書的編寫過程中參考了不少專家、學(xué)者的文獻(xiàn),特別是主流器件生產(chǎn)廠家的英文原版文獻(xiàn)。在內(nèi)容組織、文字表述、章節(jié)安排等方面都從不同的文獻(xiàn)資料中汲取了寶貴的經(jīng)驗(yàn),受益匪淺,在此向所有參考過的文獻(xiàn)的作者一并表示衷心感謝!
由于作者教學(xué)、實(shí)踐經(jīng)驗(yàn)與水平有限,書中必定存在疏漏之處,敬請讀者批評(píng)指正。聯(lián)系方式y(tǒng)uhaiyan@suteducn。
編者
目錄
前言
第1章緒論
1.1現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)簡介
1.1.1現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程
1.1.2自頂向下設(shè)計(jì)方法
1.1.3設(shè)計(jì)準(zhǔn)則
1.2現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的硬件基礎(chǔ)
1.2.1PLD發(fā)展歷程
1.2.2CPLD與FPGA
1.2.3PLD發(fā)展趨勢
1.2.4PLD主要應(yīng)用領(lǐng)域和應(yīng)用前景
1.3現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的開發(fā)環(huán)境
1.3.1開發(fā)環(huán)境
1.3.2硬件描述語言
思考題
第2章硬件基礎(chǔ)
2.1可編程邏輯器件分類
2.2Altera PLD系列及特性
2.3典型復(fù)雜可編程邏輯器件結(jié)構(gòu)
2.3.1可編程邏輯器件的基本結(jié)構(gòu)
2.3.2復(fù)雜可編程邏輯器件
2.4典型現(xiàn)場可編程門陣列結(jié)構(gòu)
2.4.1Cyclone IV系列內(nèi)部主要結(jié)構(gòu)
2.4.2FPGA器件選用規(guī)則
2.5PLD的一般設(shè)計(jì)流程
思考題
第3章Verilog HDL基本構(gòu)件
3.1Verilog HDL簡介
3.2Verilog HDL程序的基本結(jié)構(gòu)
3.3Verilog HDL的基本要素
3.3.1識(shí)別符
3.3.2注釋
3.3.3系統(tǒng)任務(wù)和函數(shù)
3.3.4編譯指令
3.3.5數(shù)值表示
3.3.6數(shù)據(jù)類型
3.3.7參數(shù)
3.3.8操作數(shù)
3.4操作符
3.4.1算術(shù)操作符
3.4.2關(guān)系操作符
3.4.3邏輯操作符
3.4.4按位操作符
3.4.5縮位操作符
3.4.6移位操作符
3.4.7條件操作符
3.4.8連接和復(fù)制操作符
思考題
第4章Verilog HDL進(jìn)階
4.1內(nèi)置門
4.1.1多輸入門
4.1.2多輸出門
4.1.3三態(tài)門
4.1.4上拉、下拉電阻
4.1.5MOS開關(guān)
4.1.6雙向開關(guān)
4.1.7門傳輸延時(shí)
4.1.8實(shí)例數(shù)組
4.1.9內(nèi)置門應(yīng)用的簡單實(shí)例
4.2用戶原語
4.2.1組合電路UDP
4.2.2時(shí)序電路UDP
4.3數(shù)據(jù)流建模
4.3.1連續(xù)賦值語句
4.3.2線網(wǎng)說明賦值
4.3.3延時(shí)
4.4行為建模
4.4.1initial語句
4.4.2always語句
4.4.3事件控制
4.4.4語句塊
4.4.5過程性賦值
4.4.6常用過程語句
4.5結(jié)構(gòu)建模
4.5.1結(jié)構(gòu)建模的基本單元
4.5.2模塊調(diào)用的結(jié)構(gòu)建模方式
4.5.3簡單結(jié)構(gòu)建模舉例
4.6任務(wù)及函數(shù)
4.6.1任務(wù)
4.6.2函數(shù)
4.6.3系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
4.6.4禁止語句
思考題
第5章軟件使用流程
5.1主界面介紹
5.2設(shè)計(jì)流程
5.2.1新建源文件
5.2.2新建工程
5.2.3邏輯綜合
5.2.4仿真流程
5.2.5鎖定引腳與下載
思考題
第6章設(shè)計(jì)實(shí)例
6.1組合電路語言描述
6.1.1二選一數(shù)據(jù)選擇器
6.1.2四選一數(shù)據(jù)選擇器
6.1.3七段顯示譯碼器
6.1.4普通譯碼器設(shè)計(jì)
6.2時(shí)序電路語言描述
6.2.1脈沖觸發(fā)的D觸發(fā)器
6.2.2十進(jìn)制計(jì)數(shù)器
6.2.3彩燈控制器
6.3綜合設(shè)計(jì)實(shí)例
6.3.1可校時(shí)的24制數(shù)字鐘
6.3.2基于FPGA的點(diǎn)鈔機(jī)紙幣圖像
雙向錄入系統(tǒng)
思考題
第7章數(shù)字電路和數(shù)字系統(tǒng)實(shí)驗(yàn)
實(shí)驗(yàn)一四選一數(shù)據(jù)選擇器
實(shí)驗(yàn)二七段譯碼器
實(shí)驗(yàn)三BCD碼全加器
實(shí)驗(yàn)四十進(jìn)制計(jì)數(shù)器
實(shí)驗(yàn)五彩燈控制器
實(shí)驗(yàn)六掃描數(shù)碼顯示
實(shí)驗(yàn)七數(shù)顯頻率計(jì)
實(shí)驗(yàn)八數(shù)字搶答器
實(shí)驗(yàn)九多功能數(shù)字鐘
實(shí)驗(yàn)十直接數(shù)字頻率合成器
附錄
附錄AVerilog HDL關(guān)鍵詞
附錄BVerilog HDL文法
附錄C可編程邏輯器件芯片常用封裝
附錄D邏輯符號(hào)對(duì)照表
參考文獻(xiàn)