本書是為高等學(xué)校電子信息類及相關(guān)專業(yè)編寫的數(shù)字系統(tǒng)設(shè)計教材，共分為11章，主要內(nèi)容包括數(shù)字邏輯基礎(chǔ)、可編程邏輯器件工藝和結(jié)構(gòu)、Vivado集成開發(fā)環(huán)境IP設(shè)計流程、Vivado集成開發(fā)環(huán)境Verilog HDL設(shè)計流程、Verilog HDL語言規(guī)范、基本數(shù)字單元Verilog HDL描述、Verilog HDL數(shù)字系統(tǒng)設(shè)計和實(shí)現(xiàn)、創(chuàng)建和封裝用戶IP設(shè)計和實(shí)現(xiàn)、Vivado調(diào)試工具原理及實(shí)現(xiàn)、數(shù)字系統(tǒng)高級設(shè)計方法和數(shù)模混合系統(tǒng)設(shè)計。 本書以Xilinx Artix��7系列FPGA器件和Xilinx最新一代的Vivado 2015.4集成開發(fā)環(huán)境為設(shè)計平臺，根據(jù)數(shù)字系統(tǒng)設(shè)計課程的教學(xué)要求以及作者多年的教學(xué)經(jīng)驗(yàn)，將本科傳統(tǒng)的數(shù)字電子技術(shù)（數(shù)字邏輯）課程與復(fù)雜數(shù)字系統(tǒng)設(shè)計課程相結(jié)合，遵循循序漸進(jìn)、由淺入深的原則，內(nèi)容涵蓋了晶體管、門電路、數(shù)字邏輯理論、組合邏輯和時序邏輯、可編程邏輯器件結(jié)構(gòu)、Vivado集成開發(fā)環(huán)境設(shè)計流程、Verilog HDL語言、Verilog HDL復(fù)雜數(shù)字系統(tǒng)設(shè)計、IP封裝與調(diào)用、在線邏輯分析儀工具以及數(shù)�；旌舷到y(tǒng)設(shè)計等方面。 為了方便教師教學(xué)和學(xué)生自學(xué)，書中給出了大量設(shè)計實(shí)例，并提供了配套的教學(xué)資源（詳見書中的學(xué)習(xí)說明）。本書可作為本科生和研究生學(xué)習(xí)數(shù)字系統(tǒng)設(shè)計等相關(guān)課程的教材，或作為從事Xilinx FPGA設(shè)計的工程技術(shù)人員的參考用書，也可作為Xilinx大學(xué)計劃培訓(xùn)的授課教材。