第1章 數(shù)字集成電路驗(yàn)證技術(shù)的發(fā)展 001
1.1 數(shù)字集成電路驗(yàn)證的概念及地位 001
1.1.1　驗(yàn)證的概念 001
1.1.2　驗(yàn)證在設(shè)計(jì)流程中的地位 002
1.2 功能驗(yàn)證 003
1.2.1　功能驗(yàn)證過(guò)程 003
1.2.2　功能驗(yàn)證相關(guān)技術(shù) 004
1.2.3　功能驗(yàn)證相關(guān)語(yǔ)言 006
1.2.4　功能驗(yàn)證相關(guān)方法 007
1.2.5　功能驗(yàn)證相關(guān)研究熱點(diǎn) 008
1.3 驗(yàn)證的歷史、現(xiàn)在與將來(lái) 009
習(xí)題 011

第2章 數(shù)字集成電路驗(yàn)證基礎(chǔ) 012
2.1 集成電路芯片開(kāi)發(fā)流程 012
2.1.1　系統(tǒng)設(shè)計(jì) 012
2.1.2　功能設(shè)計(jì) 013
2.1.3　功能驗(yàn)證 016
2.1.4　DFT設(shè)計(jì)/邏輯綜合 016
2.1.5　版圖設(shè)計(jì)驗(yàn)證 017
2.1.6　時(shí)序驗(yàn)證 017
2.1.7　芯片試做與芯片測(cè)試 017
2.2 驗(yàn)證的概念和分類 018
2.3 驗(yàn)證與設(shè)計(jì)、測(cè)試的區(qū)別 019
2.4 驗(yàn)證環(huán)境的基本結(jié)構(gòu) 019
2.4.1　驗(yàn)證環(huán)境的概念 019
2.4.2　驗(yàn)證環(huán)境的結(jié)構(gòu)框圖 019
2.4.3　簡(jiǎn)單驗(yàn)證環(huán)境的書(shū)寫(xiě)結(jié)構(gòu) 021
2.5 驗(yàn)證流程 023
習(xí)題 024

第3章 數(shù)字集成電路驗(yàn)證的常用Verilog編程語(yǔ)法 025
3.1 驗(yàn)證常用Verilog語(yǔ)法 026
3.1.1　assign語(yǔ)法 026
3.1.2　always語(yǔ)法 027
3.1.3　initial、`timescale、#語(yǔ)法 027
3.1.4　`define、parameter語(yǔ)法 029
3.1.5　`include語(yǔ)法 031
3.1.6　wait、@語(yǔ)法 032
3.1.7　for、repeat、while、forever語(yǔ)法 034
3.1.8　fork…join語(yǔ)法 035
3.1.9　task語(yǔ)法 037
3.1.10　event語(yǔ)法 039
3.2 驗(yàn)證常用Verilog系統(tǒng)函數(shù) 040
3.2.1　$display、$write、$time、$finish系統(tǒng)函數(shù) 040
3.2.2　文件操作系統(tǒng)函數(shù) 041
3.2.3　$random系統(tǒng)函數(shù) 046
習(xí)題 047

第4章 被測(cè)電路功能點(diǎn)Case抽取 048
4.1 Case抽取原則 049
4.2 Case表的制作方法 050
習(xí)題 051

第5章 斷言 052
5.1 斷言的基本概念和應(yīng)用 053
5.2 斷言的SVA語(yǔ)法結(jié)構(gòu) 053
5.2.1　SVA基本結(jié)構(gòu) 053
5.2.2　SVA與設(shè)計(jì)的連接 054
5.3 斷言中常用的SVA語(yǔ)法 056
5.3.1　SVA基本語(yǔ)法 056
5.3.2　系統(tǒng)函數(shù) 058
5.3.3　覆蓋率屬性 059
5.3.4　斷言驗(yàn)證庫(kù) 059
習(xí)題 060

第6章 帶有約束條件的隨機(jī)激勵(lì) 061
6.1 隨機(jī)激勵(lì)的概念和應(yīng)用 061
6.2 隨機(jī)激勵(lì)的約束條件 062
習(xí)題 066

第7章 覆蓋率 067
7.1 覆蓋率的概念和應(yīng)用 067
7.2 覆蓋率的種類 068
7.2.1　代碼覆蓋率 068
7.2.2　斷言覆蓋率 070
7.2.3　功能覆蓋率 070
7.3 代碼覆蓋率的實(shí)現(xiàn)方法 071
7.3.1　Modelsim仿真工具運(yùn)行代碼覆蓋率 071
7.3.2　VCS仿真工具運(yùn)行代碼覆蓋率 073
7.4 功能覆蓋率的實(shí)現(xiàn)方法 074
7.4.1　通過(guò)Verilog編程實(shí)現(xiàn)功能覆蓋率 074
7.4.2　通過(guò)SystemVerilog編程實(shí)現(xiàn)功能覆蓋率 077
習(xí)題 082

第8章 結(jié)果自動(dòng)對(duì)比 083
8.1 結(jié)果自動(dòng)對(duì)比的概念和應(yīng)用 083
8.2 期待值模型的構(gòu)建方法 084
8.3 結(jié)果自動(dòng)對(duì)比的實(shí)現(xiàn) 084
8.3.1　構(gòu)造期待值模型的方式 085
8.3.2　讀取期待值數(shù)據(jù)的方式 087
8.3.3　將被測(cè)電路輸出打印結(jié)果文件與期待值結(jié)果文件直接比較的方式 089
習(xí)題 090

第9章 UVM驗(yàn)證 091
9.1 事務(wù)級(jí)驗(yàn)證的概念 092
9.2 UVM驗(yàn)證環(huán)境的特點(diǎn)和結(jié)構(gòu) 092
9.2.1　UVM驗(yàn)證平臺(tái)的結(jié)構(gòu) 092
9.2.2　被測(cè)電路 093
9.2.3　interface 094
9.2.4　driver 094
9.2.5　monitor 096
9.2.6　sequence與sequencer 098
9.2.7　agent 099
9.2.8　reference model 101
9.2.9　scoreboard 102
9.2.10　env 104
9.2.11　測(cè)試用例 105
9.2.12　tb_top 107
9.2.13　UVM環(huán)境的啟動(dòng) 108
9.3 UVM基礎(chǔ) 109
9.3.1　uvm_component, uvm_object派生關(guān)系 109
9.3.2　UVM的樹(shù)形結(jié)構(gòu) 112
9.3.3　field automation機(jī)制 113
9.3.4　config_db機(jī)制 115
9.4 UVM驗(yàn)證環(huán)境的運(yùn)行 116
9.4.1　phase機(jī)制 116
9.4.2　objection機(jī)制 118
習(xí)題 119

第10章 仿真驗(yàn)證EDA工具 120
10.1 常用仿真驗(yàn)證EDA工具 120
10.2 Modelsim工具簡(jiǎn)介 121
10.3 Modelsim的使用方法 121
10.3.1　【方式二】的使用方法 122
10.3.2　【方式三】的使用方法 124
10.4 Modelsim中UVM驗(yàn)證環(huán)境的運(yùn)行方法 125
習(xí)題 127

第11章 實(shí)例解析 128
11.1 被測(cè)電路功能點(diǎn)Case抽取實(shí)例解析 128
11.2 斷言應(yīng)用實(shí)例解析 134
11.3 隨機(jī)激勵(lì)應(yīng)用實(shí)例解析 142
11.4 覆蓋率應(yīng)用實(shí)例解析 147
11.5 結(jié)果自動(dòng)對(duì)比應(yīng)用實(shí)例解析 155
11.6 UVM驗(yàn)證實(shí)例解析 166

第12章 綜合項(xiàng)目實(shí)例 183
12.1 UART傳輸電路的功能驗(yàn)證項(xiàng)目 183
12.2 圖像JPEG編碼DCT模塊的功能驗(yàn)證項(xiàng)目 206

參考文獻(xiàn) 222